Tentang Verilog-Sebuah pertanyaan

[flushrat]

Dalam Verilog, kita dapat menggunakan b berlaku untuk setelah waktu penundaan: a <= # 10 b
Tapi dalam Verilog-A, bagaimana bisa menyadari itu?
Berikut adalah Verilog-Sebuah kode:
integer a;
integer b;
@ (V (CLK), 1) mulai
a = b;
akhir

Simulasi menunjukkan harus ada keterlambatan ketika menerapkan a ke b.
Sekarang saya adalah menerapkan metode b ke listrik pertama, kemudian menerapkan listrik untuk a.
Tapi ini cukup rumit.

integer a;
integer b;
listrik c;
Parameter td = 1n;
c < transisi (b, td, tr, tf);
@ (V (CLK), 1) mulai
a = V (c);
akhir

 

[cooldog]

Bagaimana ini?

@ (timer (td)) mulai
a = tmp;
tmp = b;
akhir

 

[flushrat]

Terima kasih untuk jawaban Anda.
Saya merancang serangkaian DFFs, yang trigged jam.
Tapi @ timer cant dimasukkan dalam @ (CLK) pernyataan.

cooldog wrote:

Bagaimana ini?@ (timer (td)) mulai

a = tmp;

tmp = b;

akhir