VHDL vs Verilog yang lebih populer?

VHDL lebih populer daripada Verilog.
Saya berpikir bahwa struktur VHDL adalah lebih baik daripada Verilog, tapi lebih mudah daripada Verilog VHDL, dan jumlah pengguna yang besar daripada VHDL di negara saya

 
Aku tidak bisa membandingkan vs Verilog VHDL, seperti yang telah saya hanya pernah digunakan VHDL.Tetapi ketika semua orang tampaknya setuju, VHDL adalah bahasa yang lebih terstruktur, dan saya pikir yang membuat bahasa yang lebih baik, dan dengan cara-cara yang akan menjadi lebih penting di masa depan.

Saya berpikir bahwa keuntungan dari "bahasa deskripsi perangkat keras" adalah untuk memungkinkan kita untuk abstrak - untuk menghapus diri dari kebosanan gerbang dan kabel dan fokus pada gambaran yang lebih besar.Sebagai desain mendapatkan lebih kompleks dan perangkat menjadi lebih besar, hal ini menjadi semakin penting.Meskipun menyenangkan untuk memiliki kontrol penuh terhadap setiap gerbang dan flipflop, seperti yang kita lakukan ketika kita dirancang dengan skema entri FPGAs alat, itu menjadi berat seperti desain tumbuh lebih besar.

Jadi saya pikir terbaik untuk merangkul 'perangkat lunak' aspek bahasa deskripsi perangkat keras - untuk menggunakan catatan, untuk menyimpulkan daripada memberi contoh, untuk menggunakan fungsi dan prosedur.Ini berarti orang menempatkan iman dalam mensintesis alat, tapi saya pikir mereka melakukan pekerjaan yang lebih baik hari ini daripada kebanyakan orang membiarkan on, dan aku jarang dissapointed.

Jadi mengapa kemudian VHDL lebih baik?Yah, bahasa yang lebih terstruktur memberikan 'lebih aman', lebih kuat untuk membangun lingkungan yang besar, desain scalable - mencoba menulis program besar dalam BASIC dan Anda akan tahu apa yang saya maksud.

Just my 2 cents ...
 
VHDL sangat mudah dan bahasa yang populer, tapi saya berpikir bahwa VHDL tidak memiliki kemampuan kuat Veriolog.Sementara VHDL cepat - untuk merancang konsep-konsep dasar desain - ia tidak sangat nyaman untuk simulasi proyek-proyek besar / simulasi akan memerlukan banyak waktu, resourses dan seterusnya /.Aku yakin bahwa Verilog yang lebih kuat / dari desain dan praktik tujuan /.Satu-satunya minus Verilog adalah yang tidak begitu abstrak sebagai masih VHDL.Tapi saya berpikir bahwa ini akan diselesaikan segera.

Sebagai tambahan: Menurut pendapat saya desain campuran / VHDL dan Verilog / adalah yang terbaik untuk setiap proyek.

 
Ketika saya mulai belajar sesuatu tentang pengembangan chip, hanya VHDL dikatakan "baik".Tapi aku dari akademis jerman berbahasa daerah, dan bukan dari industri.
Sebuah perusahaan kecil saya bekerja pada sebuah proyek sekarang, kiri padaku, bahasa yang digunakan, karena di kedua perusahaan akan diterapkan.

Namun saya telah memutuskan untuk memilih VHDL, menurut pendapat saya itu benar-benar lebih "rapi" untuk digunakan untuk pemula (seperti saya).
 
loci8,

Anda sebaiknya berpikir tentang itu ...

Lihatlah semua alat EDA.Dukungan mereka semua Verilog, dan hanya beberapa dari mereka mendukung VHDL.Anda dapat melihat mayoritas Verilog.Dan apakah Anda benar-benar berpikir mayoritas bodoh?

Verilog adalah pilihan terbaik.

[Ini Pesan ini diedit oleh: stevepre pada 2002-04-26 04:33]

 
Ini adalah kebenaran tentang VHDL dan Verilog.

VHDL dan ADA secara ketat pascaloid bahasa yang digunakan untuk proyek-proyek militer.VHDL languge berasal dari proyek militer selama 80s finansed oleh DARPA.

Pada tahun 1987 VHDL diterima oleh IEEE sebagai standar resmi IEEE 1076.

Verilog tidak bahasa militer dan diterima di industri sebagai standar industri tidak resmi.

Karena setiap hal VHDL militer tidak cukup cocok dan efisien untuk proyek-proyek komersil kecil.

Anda dapat berpikir tentang VHDL dan Verilog seperti ADA dan C .

 
Saya rasa membandingkan Verilog dan VHDL adalah seperti membandingkan C dan Ada, yang pertama kemudahan untuk belajar, dan yang terakhir ini lebih sulit untuk belajar, tetapi mereka dapat melakukan hal yang sama.Di industri, para Verilog adalah pop daripada VHDL.Aku tahu Verilog dan VHDL, tapi aku suka Verilog.

 
@ stevepre: Terima kasih untuk pesan Anda.
Saya rasa saya harus mengubah cara berpikir tentang bahasa.
Tetapi untuk tujuan belajar i finlandia proyek saat ini dengan VHDL, Verilog tapi di masa depan akan menjadi pilihan yang lebih baik.

Tapi yang sangat mengejutkan, bahwa universitas di Austria-daerah jerman melakukan begitu banyak menuntut VHDL, tidak Verilog.
Mungkin ini merupakan contoh yang baik bagi diffrence antara universitas-industri-belajar dan bekerja

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />
 
Saya telah bekerja untuk 30ys di bidang semikonduktor.Sebagian besar permintaan pelanggan ASIC VHDL compiler libraly.Dan insinyur semikonduktor akrab untuk verilogHDL.Asal-usul berbeda, VHDL yang semula dikembangkan untuk membuat spesifikasi sistem oleh DOD.Verilog HDL dikembangkan untuk membuat desain kemudahan ASIC insinyur.Jadi VHDL bersifat formal.Sampai sekarang ada banyak kode VHDL dan konverter antara verilogHDL, witchever Anda memilih tidak akan ada kesulitan selama perkembangan Anda.Aku
VHDL personately seperti insinyur sistem karena menggunakan VHDL.

 
Aku dengan stevepre juga, saya mengucapkan terima kasih Verilog yang lebih baik bagi kita untuk merancang asic chip, Verilog adalah commicial.begitu banyak buku dan materi VHDL digunakan untuk pendidikan dan disebarkan.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top