VHDL vs Verilog yang lebih populer?

Quote:On 2002-03-09 18:13, cadb0y wrote:

Yang paling lebih suka atau populer?
VHDL atau Verilog?

 
Saya telah menemukan sebaliknya lebih VHDL, tapi jelas bukan satu ATAU yang lain, dukungan alat modul juga baik ..

 
Quote:On 2002-03-11 05:23, TheMick wrote:

Saya telah menemukan sebaliknya lebih VHDL, tapi jelas bukan satu ATAU yang lain, dukungan alat modul juga baik ..VHDL cukup baik dalam maintanance dan Verilog baik untuk merancang begitu ...
snip atau snap

 
Quote:On 2002-03-12 03:40, Jaz wrote:

tergantung negara mana Anda berasal dari

 
IMHO, saya pikir Verilog mungkin akan menjadi semakin dominan di masa depan.Realistis meskipun, VHDL di sini untuk tinggal untuk waktu yang lama.Ini berarti beberapa hal.

1) Anda masih perlu untuk memiliki dan mengetahui bagaimana menggunakan alat VHDL.

2) Anda masih perlu tahu VHDL
 
Kami kebetulan mewawancarai para desainer ASIC akhir-akhir ini.Yang menarik adalah, calon yang lebih muda adalah, semakin besar kemungkinan dia tahu lebih baik daripada Verilog VHDL.Kurasa baru-baru ini lebih banyak sekolah di AS menawarkan program studi dari Verilog VHDL.Akan menarik untuk melihat bahasa yang mendominasi dalam 5 tahun.
 
Aku sangat terkejut.Verilog tampak lebih populer, kabar baik bagi programmer VHDL

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Senyum" border="0" />
 
Siapa pun akan diadopsi oleh desain Analog / sintesis alat pengembang mungkin akan menjadi salah satu yang dominan, kemudian lagi mereka berdua mungkin akan terbiasa dan kami akan segera kembali ke tempat kita mulai.

 
untuk bahasa HDL programmer di seluruh dunia

VHDL sekitar 55%
Verilog approx 40%
bahasa HDL lain 5%

tapi i think VHDL lebih mudah untuk menggunakan
especailly untuk synthesizable logika

 
VHDL adalah dengan jauh lebih mirip dengan bahasa pemrograman terstruktur yang normal (seperti C) - mengapa ketika saya membaca source code Verilog bukannya itu memberi saya kesan yang kuat menjadi sedikit lebih dari biasa-netlist teks yang dihasilkan oleh beberapa skema menangkap?! ?
Comments are welcome.

 
Ketika Anda berpikir desain hirarki, VHDL mungkin mencakup lebih atas (lebih tinggi tingkat abstarction) bagian dari skala, dari Verilog, yang lebih cocok / ramah kepada pendekatan harware-dekat (tingkat RTL).Tapi kedua bahasa pada dasarnya dapat melakukan semuanya.

Sebuah perbedaan lain adalah bahwa ADA qute VHDL adalah seperti, sangat terstruktur dan lebih formal, sementara Verilog ini mungkin lebih berkaitan dengan C-bahasa, dan kurang verbose.Dan karena kebanyakan C programmer tahu, dalam C Anda dapat menulis tolong berantakan, atau membuatnya terstruktur - dan bahasa / compiler yang memungkinkan keduanya!(Tapi sebuah "pintar" orang itu bisa menulis APAPUN berantakan bahasa)

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Senyum" border="0" />Karena keduanya sangat populer, dan memiliki setiap beberapa (mariginal?) Manfaat, kemungkinan besar mereka akan berdua tinggal di sekitar untuk waktu yang lama.

Saya pribadi harus membuat Desicion baru-baru ini sebuah bahasa yang digunakan untuk proyek berikutnya, dan itu akan VHDL.Bukan Desicion yang jelas, saya masih tidak suka bertele-tele dari VHDL, tetapi struktur menghargainya!

Saya percaya, bahwa Anda dapat memilih salah satu yang paling Anda sukai, dan yang paling menutupi pendek untuk kebutuhan jangka menengah, dan akan OK untuk digunakan untuk beberapa tahun!

Semoga beruntung,
Ted
 
terima kasih semua, saya menghargai komentar

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Senyum" border="0" />
 
Biarkan aku melihatnya dari sudut yang lain.

Apakah pencarian di amazon atau fatbrain tentang publikasi VHDL dan Verilog, VHDL buku-buku yang diterbitkan lebih begitu jauh.

Namun, saya secara pribadi seperti Verilog sebagai cara saya lebih memilih C lebih dari Pascal.

~ tepuk!

 
VHDL lebih populer di bidang akademik, tetapi tidak di industri.

Jika Anda harus memilih,

Untuk proyek sekolah => siapa pun OK.

Untuk industri menggunakan => Jelas pilih Verilog.Atau Anda akan memiliki banyak masalah sintesis, kembali penjelasan, yang menghubungkan dengan alat-alat lain ....

Ini bukan masalah bahasa itu sendiri.Saat ini, itu alat dukungan.Tidak matang untuk VHDL.[Ini Pesan ini diedit oleh: stevepre pada 2002-04-26 04:29]

 
Saya sangat setuju dengan stevepre.
Bila menggunakan VHDL untuk menyelesaikan sebuah proyek, saya punya banyak masalah dalam mentransfer data dari satu perangkat yang lain.Jadi akhirnya saya harus menggunakan Verilog dalam desain.

Tapi kalau aku bisa memilih, aku akan menggunakan VHDL.

 
Hi Jeck,

Saya agak penasaran ingin tahu apa yang ada di pikiran Anda.Mengapa Anda masih ingin memilih VHDL setelah Anda telah melalui semua masalah ini dengan itu?[Ini Pesan ini diedit oleh: stevepre pada 2002-04-26 04:30]

 
> stevepre
>....
> Omong-omong, mengapa Anda masih ingin memilih VHDL?

U'r benar tentang VHDL.It (VHSIC) telah dilaksanakan pertama kali oleh militer Amerika.Karena beberapa alasan yang belum diketahui ADA bantuan kontraktor militer dan di sanalah dikuburkan anjing di ketika VHDL mendapatkan's dikandung.Tentu saja seperti mil sebagian besar barang, yang VHDL adalah overbloated.

Aku mulai VHDL karena proyek pertama saya harus berurusan dengan beberapa "implementasi ulang" dari kode VHDL.Telah painfull bahkan beralih ke alat sintesis yang berbeda, karena sembrono typecasting.Sekarang saya menggunakan Verilog dan hidup lebih mudah, maka kode ini jauh lebih kompak, lebih bersih dan lebih mudah mengikuti

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Senyum" border="0" />Maka Verilog bukan statis standart.Dalam inkarnasi baru ini menerapkan beberapa fitur struktural juga bagus (cukup ikuti comitee anouncements)

Pokoknya dalam hal kode sumber yang tersedia untuk di-download, yang VHDL jauh lebih mewakili, tapi itu sebabnya sangat berguna XHDL berasal dari waktu ke waktu

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Senyum" border="0" />
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top