Simulasi setelah sintesis

[Patok]

Hai,

Aku dirancang dan disintesis sebuah modul Verilog menggunakan Desain Kompilator dan aku memperoleh netlist menggunakan teknologi perpustakaan.

Sekarang saya ingin mensimulasikan dengan baik VCS atau program lain tapi saya tidak tahu jalan.Aku berusaha menyelamatkan modul disintesis sebagai Verilog format tapi VCS meminta gerbang teknologi perpustakaan (ini adalah ". Db" file, dan saya tidak dapat menemukan perintah untuk menyertakan format ini).

Bagaimana saya dapat menyertakan teknologi perpustakaan?atau ada cara lain untuk mensimulasikan rangkaian buatan?

Thanks in advance

 

[news]

Mobilnej platformie Microsoftu jaką jest Windows Phone wiele osób zarzuca, że liczba aplikacji dostępnych w Windows Store jest znacznie mniejsza w porównaniu do konkurencyjnych sklepów Apple i Google. Obecnie jednak sytuacja wygląda o wiele lepiej niż jeszcze miało to miejsce kilka miesięcy temu. Gigant z Redmond pochwalił się bowiem, że łączna lic...

Read more...

 

[nikhilindia85]

u wl mendapatkan Verilog disintesis netlist setelah sintesis dengan. v ekstensi
u membutuhkan ini. v netlist dan model Verilog teknologi ur perpustakaan untuk melakukan posting synthesys simulation.u dapat melakukan simulasi ini dalam setiap smulator seperti modelsim, NC, VCS ... etc
u frst menyusun model Verilog teknologi perpustakaan dan kemudian mengkompilasi dan mensimulasikan netlist.before yang u harus mencari model Verilog perpustakaan

 

[kaustubh]

Di sini adalah bagaimana saya pergi tentang hal ini:
1) menulis RTL dan menguji bangku
2) mensintesis RTL dan menghasilkan netlist dalam. V format.
3) mengkompilasi netlist, perpustakaan testbench dan teknologi (semua dalam. V format).

Namun perpustakaan teknologi berbeda dari yang Anda akan digunakan selama melakukan sintesis (yang akan berada di. Db format).

 

[Patok]

agar kau tahu bagaimana aku bisa mendapatkan teknologi perpustakaan. v format?Saya hanya memiliki. Db file.Aku mencoba untuk mengubah ke perpustakaan teknologi. V menggunakan write_lib di dc_shell tapi aku tidak bisa, itu tidak didukung.

 

[shiv_emf]

vcs atau ncverilog akan menerima. v file teknologi.

ur vendor akan menyediakan. db dan. v tech file ..
mencarinya pls ..

 

[visualart]

U mungkin menemukan teknologi untuk simulasi dari jalan Verilog.
jalan yang Synopsys (. db):
. / Synopsys / *. (s) db
modul simulasi jalan (. v):
. / Verilog / *. v

 

[atena]

Perpustakaan. V format apa pun selain kode Verilog utama termasuk "` celldefine ", dan" primitif "untuk sel technologicl Anda gunakan dalam target link dan perpustakaan.Jika Anda menemukan cant. V lib file yang Anda dapat menulis sendiri, tapi ingat untuk mencocokkan arah pin dengan lib teknis ....