simulasi gatelevel kesalahan

[siva_7517]

Dalam simulasi gatelevel ada sebuah pernyataan:

ncelab: * W, CUVWSP (./fft14_mapped.v, 812 | 27): 1 output port tidak berhubungan:
ncelab: (/ tools/Silterra_fe/aci/sc-x/verilog/silterra18.v, 9586): QN
EDFFX1 in_buf_im_reg_3__8_ (. D (in_im [8]),. E (n485),. CK (CLK),. Q (

Mengapa masalah ini terjadi?

 

[bulx]

Kemungkinan bahwa FF disimpulkan oleh sintesis adalah salah satu QN memiliki output untuk beberapa alasan, tetapi tidak membuat sirkuit menggunakannya, tetapi menggunakan output Q saja.

b

 

[aji_vlsi]

bulx wrote:

Kemungkinan bahwa FF disimpulkan oleh sintesis adalah salah satu QN memiliki output untuk beberapa alasan, tetapi tidak membuat sirkuit menggunakannya, tetapi menggunakan output Q saja.b

 

[siva_7517]

Hai,

Saya telah mengetahui bahwa semua yang tidak terhubung keluar QN datang dari pernyataan kasus yang saya gunakan dalam Verilog.Apakah ini karena kasus saya berfungsi sebagai gerendel?

Siva

 

[tajam]

Hai

Dalam netlist optimazation beberapa jaring yang dihapus tidak terhubung keluar dan ketika itu
netlist digunakan untuk simulasi ini memberikan beberapa massege pelabuhan tidak terkoneksi.

 

[gong.kidd]

Itu peringatan, tidak Error.Modul memiliki satu lagi pelabuhan yang tidak dapat terhubung

 

[wangkl]

Ya, hanya peringatan.Dan u bisa mengabaikan itu.
Untuk filp-flop standar sel, ada sedang alway Q dan QN.u tidak akan selalu menggunakan keduanya.Ini normal salah satu dari mereka tetap NC.
Cara apapun, lebih memperhatikan * E dalam simulasi Anda logfile, bukan * W.