Ponder atas waktu Tahan Vs Tek Pelanggaran

P

Perlawanan

Guest
Hai,

Saat ini yang tidak wajib untuk memverifikasi pelanggaran terus tapi perbaikan tome technolgy akan mengadakan pelanggaran menjadi masalah serius?dengan penurunan CLK ke Q mengakibatkan penundaan waktu yang terus di masa mendatang probs ..

memberikan pemikiran silahkan,
regards ..

 
hai
mari kita discuss.first picturise rangkaian dipicu kelebihan D flip flop.u memiliki 4 "dan" kanan gerbang .. sekarang pegang adalah waktu yang akan masukan dari satu "dan" gerbang perlu dipertahankan konstan ..sekarang, u yang bertanya apa yang akan terjadi jika kali ini lebih daripada delay propagasi dari gates.if i am benar, flip-flop tunda mencakup sekitar 3 gerbang akan pernah delays.how waktu penahanan ini lebih dari delay propagasi? ini adalah lagi pertanyaan ...

 

Welcome to EDABoard.com

Sponsor

Back
Top