L
lhlbluesky
Guest
i telah merancang cascode dilipat opamp diferensial sepenuhnya digunakan untuk ADC pipelined (1,5 bit per tahap), tetapi ada beberapa masalah: ketika saya tes di loop terbuka dengan CMFB yang ideal (vcvs source), GBW adalah 103M, gain dc adalah 80 bandwith db,-3dB adalah sekitar 10 kHz, namun, ketika saya mengujinya dalam lingkaran tertutup dengan sc-CMFB, ada beberapa masalah aneh: pertama, objek desain saya adalah [color = red] 15ms / s [/color], tetapi kecepatan yang sebenarnya hanya 2ms / s atau lebih, apa pun saya lakukan, tetap demikian; saya tidak tahu mengapa? kedua, dalam tahap sampel, saya ingin me-reset Vout + dan Vout-ke VCM (0.9V) melalui switch CMOS pada fase phi1, bagaimanapun, nilainya selalu di bawah 0.9V, dalam siklus jam pertama, ini tentang 500mV, dan itu meningkat secara bertahap sampai siklus jam enam, mencapai 890mV atau lebih, setelah itu, tetap tidak berubah, saya tidak tahu mengapa juga, apalagi, ketika saya menghubungkan Cs dan Cf untuk VCM melalui saklar CMOS dalam fase phi1, nilai persis 0.9V, jadi, saya pikir saklar CMOS ok, tetapi apa yang salah? ketiga, saya menghubungkan vin-ke 0.9V, vin + dari 0.3V ke 1.5V, maka Vref = 0.6V, Vref + = 1.2V.vref-= 0.6V, benar? dan saya apa yang harus tahu apa nilai yang diinginkan Vout + dan Vout-? misalnya, ketika vin + = 1.4V, apa nilai yang diinginkan Vout + dan Vout-? tolong bantu saya, aku benar-benar bingung, terima kasih semua.