Masalah tentang tepi ganda transfer data.

[staraimm]

Dear all,

Aku terjebak dalam masalah: ada satu sinyal clock dan delapan bus data sebagai masukan, jam menggunakan tepi ganda untuk mentransfer data.Tujuan saya adalah untuk memodifikasi data dan menggunakan jam yang sama sebagai output.Can anybody memenuhi masalah tersebut?Berikan saya beberapa tips.Thanks a lot.

 

[news]

W najnowszym raporcie opracowanym przez tajwańską firmę analityczną KGI Securities można przeczytać, że Apple podejmie być może wkrótce strategiczną decyzję i zacznie instalować w komputerach Mac klasy "low end" własne procesory oparte na architekturze ARM. Jeśli tak by się stało, to pierwsze takie komputery mogłyby wejść na rynek już w 2016 r.

Read more...

 

[echo47]

Beberapa DDR FPGAs memiliki input dan output jepit.Mereka akan membuat pekerjaan Anda relatif mudah.
Perangkat yang Anda gunakan?Mungkin seseorang bisa menunjukkan Anda ke panduan pengguna yang sesuai atau aplikasi catatan.

 

[staraimm]

Saya menggunakan perangkat siklon EP1C12Q240C8.Lembar data mengatakan kepada saya bahwa saya dapat menggunakan port LDVS yang saya suka.Apakah itu benar?