Kesalahan dalam model sim! please help!

[jianhuachews]

Hi guys .. Siapapun dapat membantu saya untuk melihat masalah ..? Modelsim memberi saya kesalahan ini di bangku pengujian saya ..

# ** Error: C: / Users / Chew / Desktop / columncounter tb.vhd (20):. Signal "col_out" adalah tipe ieee.std_logic_1164.STD_LOGIC_VECTOR, tipe mengharapkan ieee.NUMERIC_STD.UNSIGNED

Sementara kode program saya dapat dikompilasi ... saya tidak tahu apa yang salah! Program

 library IEEE; IEEE.STD_LOGIC_1164.ALL digunakan; IEEE.STD_LOGIC_UNSIGNED.ALL USE; column_counter entitas adalah port (col_out: std_logic_vector (3 downto 0); rst: di std_logic; CLK: di std_logic); column_counter akhir; arsitektur Perilaku column_counter adalah sinyal temp: std_logic_vector (3 downto 0); mulai proses (CLK) mulai if (rising_edge (CLK)) maka jika (terlebih dulu = '1 ') maka suhu '0', orang lain => '1 '); lain suhu (1)

 

[ckshivaram]

periksa link di sini http://www.ece.cmu.edu/ ~ kbiswas / se_man.pdf

 

[vipinlal]

Apakah ada titik koma ekstra dalam baris ini di kode testbench? col_out sinyal: std_logic_vector (3 downto 0);;

 

[sanju_]

col_out: std_logic_vector (3 downto 0);

dalam program utama Anda di dalam entitas baris ini adalah "IN" atau "OUT"??? menyatakan hal itu

 

[jianhuachews]

hi guys! terima kasih untuk membantu keluar untuk menemukan kesalahan. Saya sudah menyatakan untuk "keluar" di garis entitas. dan juga saya telah menghapus ekstra "," Tapi itu masih memberi saya kesalahan yang sama!

 

[sanju_]

hi guys! terima kasih untuk membantu keluar untuk menemukan kesalahan. Saya sudah menyatakan untuk "keluar" di garis entitas. dan juga saya telah menghapus ekstra ";"! Tapi itu masih memberi saya kesalahan yang sama

itu bekerja .. di ISIM ketika Anda mengedit itu

 

[jianhuachews]

hey Sanju terima kasih untuk mencoba untuk mengkompilasi it! Aku sudah ditulis dalam satu set file dengan kode yang sama persis diedit dan bekerja ... Aku bertanya-tanya mengapa .. Anw terima kasih banyak atas bantuan orang-orang!