Kesalahan dalam kode Verilog

[GCK]

Saya menggunakan Modelsim 5,7 untuk mengumpulkan kode Verilog.

itu memberikan kesalahan pada
'define op ==

mengatakan bahwa indent di 'd' yang diharapkan.

 

[echo47]

Gunakan karakter tanda kutip terbalik (nilai hex 60), bukan tanda kutip biasa (nilai hex 27).

`define op ==

 

[GCK]

terima kasih,

kesalahan mendapat dihapus dari titik itu, tetapi ketika saya menulis seperti somthing

hasil = a `op b;

yang memberikan kesalahan seperti di dekat ';': IDENT mengharapkan

 

[echo47]

Kedua bekerja untuk saya di ModelSim 6.3a.Aku tidak punya 5,7 lagi.

Kode:

`define op ==modul atas (a, b, hasil);

input a, b;

hasil output;menetapkan hasil = a `op b;

endmodule

 

[GCK]

will u pls kirimi saya untuk memperbaiki versi ur jika memungkinkan.

Terima kasih