Keraguan mengenai kasus pernyataan dalam VHDL / Verilog

[harisachin]

Laporan kasus yang umum digunakan: Kasus my_signal adalah ketika => ..., ketika b => ...; ketika orang lain => ...; kasus akhir; IS ada perbedaan antara kode di atas dan kode berikut, dalam hal optimasi sintesis? Kasus '1 'adalah ketika (my_signal = a) => ..., ketika (my_signal = b) => ..., ketika (orang lain) => ...; kasus akhir; Aku datang untuk tahu dari 1 orang senior dalam industri bahwa kode terakhir ini sebenarnya menguntungkan untuk beberapa alasan. Saya tidak dalam posisi untuk mendapatkan alasan dari dia karena keadaan. Dia mengatakan bahwa kode 1 akan syntheisze ke komparator yang lebih ... Can anyone tolong bantu saya menemukan alasan mengapa kode 2 adalah lebih baik daripada 1 satu?

 

[permute]

Link ini akan menjelaskan beberapa hal ini: http://www.sunburst-design.com/papers/CummingsSNUG1999Boston_FullParallelCase.pdf

 

[TrickyDicky]

ini terlihat seperti VHDL. Dalam VHDL, terlihat cantik gunanya. kasus '1 'hanya memiliki 1 pilihan (ketika sesuatu = '1'). Dan kasus-kasus hukum Arnt holding ini karena mereka mengevaluasi benar / salah yang merupakan jenis yang berbeda dari bit '1 '. Sekarang, ini mungkin membantu dalam hari-hari ketika camparaters biaya jumlah yang lebih besar dari logika dalam hal persentase, tapi sekarang-adays dengan perangkat modern adalah jauh lebih baik untuk menulis kode yang masuk akal daripada mencoba dan menyimpan Lut aneh / mendaftar di sini dan sana.

 

[FvM]

Yang kedua adalah membangun hukum atau tidak VHDL sintaks Verilog, sehingga tidak benar-benar jelas mana perbedaan yang Anda maksud. Berbeda dengan Verilog, VHDL tidak tahu kasus paralel (kondisi tumpang tindih). Akhirnya, jika dua konstruksi secara fungsional setara, kemungkinan besar mereka berakhir di tingkat gerbang netlist sintesis yang sama duting.