Harap memeriksa program FSM logika yang lebih benar?

[harerama]

Hi ... Aku menulis kode VHDL untuk FSM urutan logic.for lebih 1011, diagram keadaan mengandung bawah silakan cek di bawah ini prilaku dan program uji bangku sudah benar.? [Lampirkan = CONFIG] 65788 [/DIPASANGKAN] library IEEE; menggunakan ieee.std_logic_1164.all; entitas yang lebih adalah port (input, reset: di std_logic; CLK: di std_logic; output: keluar std_logic); akhir lebih, arsitektur tes lebih adalah negara jenis (S0, s1, s2 , s3, s4); sinyal m_state: negara; mulai proses (CLK, reset) mulai if (reset = '1 ') maka m_state if (input = '1') maka m_state

 

[TrickyDicky]

cant Anda melakukan debugging sendiri?

 

[harerama]

Terima kasih untuk keraguan sedikit comments.Little Anda yang benar atau tidak jadi saya diposting ..

 

[TrickyDicky]

Hal terbaik untuk dilakukan adalah menjalankannya sendiri di simulator, dan kembali ke sini dengan masalah khusus.

 

[harerama]

saya berlari simulator, punya gelombang juga .. Masalahnya adalah i cant i predict.below screen shot terlampir. [Lampirkan = CONFIG] 65790 [/DIPASANGKAN]

 

[TrickyDicky]

Saya menyarankan untuk menambahkan ulang ke testbench Anda.