Gerbang tingkat simulasi: Quaries pada masalah simulasi

[vln2k6]

Sayang ahli, Saat melakukan simulasi sintesis posting saya memiliki kesalahan sedemikian rupa sehingga tidak dapat menemukan path perpustakaan file. Saya telah memenuhi file library untuk virtex2vp_7 dan ditempatkan di "D: \ Xilinx \ Verilog \ src \ simprims" Aku telah memberikan jalan ini dalam opsi perintah vsim dalam Xilinx tetapi saya tidak dapat memuat desain.

 

[satyakumar]

Hai, Gerbang simulasi tingkat dapat dilakukan dengan NCSIM untuk Xilinx syn platform, u membutuhkan file netlist dihasilkan oleh perpustakaan Xilinx dan desain seperti simprim dan unisim dll (yang harus disusun dalam NCSIM), file testbench, dan file sdf.

 

[vln2k6]

Saya telah gnerated netlist dan dimuat dalam modelsim oleh invocking dari simulasi Xilinx pasca menerjemahkan. Saya perlu menggunakan testbench sekarang bisa u memberi saya cara memuat testbench ... untuk simulasi pasca menerjemahkan. Bagaimana menghasilkan file tes bangku untuk simulasi sintesis pos. Apakah saya perlu untuk memberikan beberapa pilihan dalam alat Xilinx. Terima Kasih

 

[cnspy]

Saya tidak berpikir Anda dapat menghasilkan bangku uji dengan alat. Anda harus menulis sendiri.

 

[sam3001]

Sejauh yang saya tahu CAD sinaptik dapat digunakan untuk menghasilkan testbench meskipun aku tidak menguji