Gerbang tingkat simulasi: Quaries pada masalah simulasi

[satyakumar]

Hi semua, Saya punya pertanyaan dasar mengenai simulasi gerbang tingkat, saya netlist dihasilkan untuk beberapa desain dalam synopsys berdasarkan UMC lib. Tetapi saya tidak ingin menggunakan VCS bukannya saya ingin mensimulasikan dengan NCsim atau modelsim. Pertanyaan saya adalah bagaimana untuk setup perpustakaan atau ini dukungan alat synopsys DB dan file netlist, jika demikian tolong beri saya beberapa explianation rinci. Terima kasih kepada semua.

 

[sreenivasa reddy K]

U tidak dapat menggunakan format perpustakaan dalam format db., Untuk perpustakaan dipetakan akan ada v atau file. VHD akan berada di sana, U hav melakukan compile dengan NCsim dan menambahkan sebagai perpustakaan,. Perpustakaan akan berisi semua sel dan fungsinya, Dan lebih U harus menambahkan file SDF (genrated oleh ALAT SINTESIS) untuk Backannotation. Kemudian U bisa compile.

 

[rsrinivas]

ya u harus corelib.v di direktori synopsys (dalam paket wat ur menggunakan seperti 90nm atau 65nm atau lebih) mengkompilasi file ini v dengan ur netlist.v dan file testbench.v.. kerjanya

 

[satyakumar]

Terima kasih kepada semua Apakah posible untuk menggunakan file Edif dihasilkan oleh alat sintesis synopsys?

 

[Shurik]

Hi satyakumar! Jika Anda ingin menggunakan NCSim, netlist simulasi, Anda neseccary genrating SDF Jika Anda ingin menggunakan NCSim, untuk simulasi netlist. Anda perlu menghasilkan berkas SDF. Satu dipasang di testbench awal $ sdf_annotate (, "sdf.");.. Di baris perintah menulis berikutnya => ncverilog + gui + akses + RWC-v v v testbench.v

 

[satyakumar]

Hi semua saya mencoba untuk melakukan simulasi gerbang tingkat di modelsim dengan DC netlist.v dihasilkan dan sdffile.sdf bersama dengan corelib.v. Tapi im tidak mampu mensimulasikan, memberikan "contoh tekad tidak U5 di sdffile.v" seperti bijaksana memberikan untuk semua kasus di sdffile. Aku melihat ke dalam sdffile dan file netlist contoh yang corectly didefinisikan, tetapi im tidak memahami mengapa kesalahan ini datang. Saya membuka corelib.v memiliki hanya defination modul untuk kasus yang digunakan dalam netlist tetapi tidak berisi hubungan antara input dan output. Apakah ada masalah dengan corelib.v atau file lain saya perlu menyertakan Terima kasih kepada semua [size = 2] [color = # 999999] Ditambahkan setelah 3 menit: [/color] [/size] Hai shurik Saya mencoba menggunakan NCsim juga , perintah sdf_annotate tidak mengambil dan jenis library.vi perlu memberikan, saya hanya punya UMClib.v yang hanya berisi definations modul tapi tidak ada hubungan antara i / p dan o / p

 

[rsrinivas]

Hai Tidak boleh ada masalah dengan corelib.v bcos u telah menggunakan perpustakaan (atau paket) untuk menghasilkan netlist ur. satu masalah mungkin kode sumber ur mungkin tidak disintesis ke u netlist yang diinginkan. ini sering masalah dengan saya juga. menulis kode sybthesizable jauh sulit daripada kode simulatable saya tidak berpikir SDF perlu untuk mensimulasikan netlist.

 

[satyakumar]

Hi Srinivas saya menggunakan umc.db library dan file mydesign.v untuk sintesis di DC, saya tidak menggunakan salah lib Verilog lainnya. Apakah saya perlu untuk memasukkan lib Verilog, dalam folder lib saya hanya satu file library yang berisi definations modul dengan fungsi keluar. Dan dalam netlist dihasilkan hanya contoh modul yang ada, jadi, ini masalah prosedur sintesis. Terima kasih

 

[rsrinivas]

hi wat u telah digunakan adalah tepat untuk sintesis. harap u telah menggunakan lbrary link juga dalam sintesis. mencoba tanpa termasuk sdffile file corelib tidak terdiri setiap masukan atau keluaran. perhatikan output netlist tat ur input sama dengan file sumber i / o. dalam logika hanya akan dikonversi dan thisconversion togates wil didasarkan pada perpustakaan (corelib) sehingga itdoesn't memiliki deklarasi input output apapun.

 

[satyakumar]

Hi adder.v adalah input file desain saya. modul adder (Ina, INB, Inc, jumlah, Cary); masukan Ina, INB, inc, output Singkatnya, Cary; jumlah

 

[rsrinivas]

jumlah

 

[satyakumar]

itu = tidak

 

[Shurik]

[Quote = satyakumar] Hi shurik Saya mencoba menggunakan NCsim juga, perintah sdf_annotate tidak mengambil dan jenis library.vi perlu memberikan, saya hanya UMClib.v yang hanya berisi definations modul tapi tidak ada hubungan antara i / p dan o / p [/quote] Hi satyakumar! Apakah perpustakaan telah melampirkan semua model sel standar? Bahwa ini perpustakaan yang paling!!

 

[omara007]

apa set lengkap perpustakaan yang diperlukan untuk mensimulasikan netlist gerbang-tingkat?

 

[satyakumar]

Hi omara Untuk tingkat simulasi gerbang corelib.v, netlist dan file sdf dihasilkan oleh alat sintesis untuk techmology tertentu dan testbench diperlukan.

 

[omara007]

[Quote = satyakumar] Hi omara Untuk tingkat simulasi gerbang corelib.v, netlist dan file sdf dihasilkan oleh alat sintesis untuk techmology tertentu dan testbench diperlukan [/quote] dan bagaimana untuk mendapatkan file corelib.v?.

 

[satyakumar]

corelib.v dilengkapi dengan perpustakaan teknologi.

 

[omara007]

[Quote = satyakumar] corelib.v dilengkapi dengan perpustakaan teknologi. [/Quote] Tidak .. itu tidak secara default .. Saya tidak memilikinya dalam file teknologi saya .. itu harus dihasilkan dari file teknologi dengan beberapa cara!

 

[satyakumar]

Saya pikir itu bisa dilakukan menggunakan kompiler desain synopsys. Baca file tech.db dan menulis Verilog, tetapi saya tidak pernah dilakukan.

 

[asicengineer1]

Hai, apakah mungkin untuk melakukan simulasi gatelevel untuk Xilinx / Altera desain CPLD berbasis menggunakan ncsim? Saya telah dihasilkan netlist dan saya menggunakan ncvhdl. bisa seseorang mengatakan prosedur untuk itu?