diskusi tentang PLL ketika masukan referensi jam tinggi

[jfyan]

hi semua, saya ingin tahu apa yang akan terjadi pada kinerja PLL ketika masukan referensi jam tinggi sekitar 100-500MHz. misalnya, karena saya mengamati, ketika jam masukan adalah tentang 200MHz, kesalahan fase statis sangat kecil, kurang dari 10ps. dan beberapa lainnya efek buruk seperti kebocoran arus, ketidakcocokan dalam arus biaya pompa, bisa lebih kecil dibandingkan dengan masukan rendah jam, kan? apa lagi yang saya ingin bahas adalah zona mati, saya menemukan itu adalah masalah yang sangat besar, dan saya pikir karena zona mati, kontrol tegangan untuk VCO ini berjalan acak ketika loop dalam "penguncian". saya tidak tahu apakah di atas adalah benar? jadi mari kita bicara panas. semoga beruntung jeff

 

[ieropsaltic]

Memiliki frekuensi referensi yang lebih tinggi memberikan Anda kemampuan untuk memilih loop bandwidth yang lebih besar ini bisa baik untuk settling time (bisa memiliki waktu menetap lebih pendek) dan efek high pass filtering dari kebisingan VCO.. Suara-suara lainnya namun akan memiliki kontribusi yang lebih besar. Saya tidak yakin tentang efeknya pada pompa muatan ketidaksesuaian dan kebocoran arus dan saya percaya bahwa hal itu sangat kecil (tidak yakin). Mengenai zona mati, efeknya akan lebih parah pada frekuensi referensi yang lebih tinggi. Sebuah solusi yang bagus akan menunda output (N) DAN gerbang reset dari FFS dari PFD dengan jumlah yang lebih tinggi dari orang mati zona penundaan. Ini akan cukup untuk menghapus zona mati.