Digital Pertanyaan

[research_vlsi]

Hi di sini adalah pertanyaan, tubuh apapun dapat memberikan solusi ..

Merancang rangkaian digital untuk menunda tepi negatif input oleh 2 siklus jam.Saya juga dilampirkan gelombang ..

Regards ..
Maaf, tapi Anda harus login untuk melihat lampiran

 

[ankit12345]

Delay ur sinyal input dengan 2 siklus jam ...........

Sekarang gunakan sebuah gerbang OR .........................

Masukan ke gerbang OR ditunda masukan sinyal dan asli ....

diperlukan keluar meletakkan adalah output atau gerbang ..........Check out the out menaruh ..................

Best of luck

 

[nand_gates]

Berikut adalah solusi dalam Verilog!
Hope this helps!Anda dapat generalisasi ini sangat mudah!
Kode:

modul delay_fall (

/ / Outputs

dout,

/ / Input

CLK, din

)

masukan CLK;

input din;

output dout;

reg [1:0] count = 0;

menetapkan dout = | count;selalu @ (posedge CLK) mulai

if (din)

count <= 3;

else if (count! = 0)

count <= count - 1;

akhirendmodule / / delay_fall