Delay waktu

[Max]

dari kode di bawah ini

Library IEEE;
Gunakan ieee.Std_Logic_1164.All;
Entitas Pencahayaan
Port (datain: di Std_logic;
dataout: keluar Std_Logic
)
Akhir pencahayaan;

Arsitektur RTL pencahayaan adalah
mulai
proses (datain)
mulai
dataout <= datain;
proses akhir;
end RTL;

Simulasikan hasil yang menunjukkan bahwa dataout akan menunda dari datain sekitar 15 ns.
(Gunakan MAX Plus | |) Apakah ini hasil yang biasanya FPGA
dan
Max Plus | | memiliki beberapa pilihan untuk mengabaikan keterlambatan ini karena sulit untuk melihat.
Maaf, tapi Anda harus login untuk melihat lampiran

 

[news]

Obecnie firmy wiedzą o nas więcej, niż kiedykolwiek przedtem, ale czy wiemy, co robią z naszymi danymi?

Read more...

 

[yasser_shoukry]

Tentu saja pada FPGA akan ada keterlambatan tetapi ini tidak boleh 15ns setiap kali seperti itu tergantung pada FPGA yang Anda gunakan.

 

[vs21]

Hai,

bukannya
dataout <= datain;

jika u menggunakan,

dataout <= transportasi datain;

Anda tidak melihat bahwa penundaan dalam output.

Salam
vs21

 

[Max]

Apa artinya "transportasi" mean?