Cara menentukan jumlah jam / garis global yang menggunakan Xilinx?

[cafukarfoo]

Hi all, Can anyone berbagi bagaimana menentukan jumlah jam / garis global yang menggunakan perangkat lunak Xilinx ISE? Saya melihat laporan pinout. Saya melihat ada beberapa nama pin bernama * GCLK * dan * CHCLK *. Apakah pin ini jam / baris global? Terima kasih.

 

[palai_santosh]

Dapatkah Anda memberitahu saya apa yang Anda cari? Xilinx FPGA memiliki garis internal yang routing yang GLOBAL. Ada pin tertentu yang didedikasikan untuk menghubungkan jam (XTAL) ke FPGA. Anda dapat melihat mereka dalam editor FPGA. Jika Anda menggunakan ISE11 + kemudian gunakan PlanAhead.

 

[cafukarfoo]

Hi Palai, saya melihat ke pin yang didedikasikan untuk jam / garis global. Karena saya menggunakan clock eksternal. Jadi saya ingin memastikan saya menetapkan jam ke pin yang tepat. Saya melihat laporan pinout. Saya melihat ada beberapa nama pin bernama * GCLK * dan * CHCLK *. Apakah pin ini jam / baris global? THanks.

 

[palai_santosh]

Pin GCLK adalah "pin jam Global" Anda dapat memberi makan sebuah sinyal clock eksternal untuk FPGA menggunakan pin ini, baik dalam satu mode diferensial berakhir dan. Ex. Dalam Xilinx ML555 papan 30 MHz clock input yang digunakan pada GCLK pin (L19). Setelah sinyal clock di dalam FPGA Anda dapat menggunakan BUFG dan menyebarkannya ke DCM dan kemudian ke desain.

 

[cafukarfoo]

Hi Palai, Dengan mengacu pada contoh yang diberikan oleh Anda, mengapa tidak bisa hal itu langsung menetapkan pin GCLK untuk DCM bukan? Jika saya harus pergi melalui BUFG, bagaimana saya bisa melakukan itu di Xilinx? Terima kasih. Ex. Dalam Xilinx ML555 papan 30 MHz clock input yang digunakan pada GCLK pin (L19). Setelah sinyal clock di dalam FPGA Anda dapat menggunakan BUFG dan menyebarkannya ke DCM dan kemudian ke desain.

 

[palai_santosh]

mengapa tidak bisa hal itu langsung menetapkan pin GCLK untuk DCM bukan? Anda dapat menghubungkan secara langsung. tapi untuk melakukan itu Anda harus instanciate DCM primitif dalam kode Anda dan connectt ia pin. Di sisi lain jika Anda menggunakan Wizzard arsitektur, itu akan instantiate sebuah IBUFG di antara pin GCLK Anda dan DCM pelabuhan CLK masukan. Pokoknya Xilinx menyarankan untuk menggunakan BUFG. Sebenarnya kita semua ingin sinyal clock kita menjadi bersih dan stabil dan harus mampu mengemudi banyak. Jika saya harus pergi melalui BUFG, bagaimana saya bisa melakukan itu di Xilinx? Seperti yang saya sebutkan sebelumnya. hanya menggunakan Xilinx coregen dan harus fitur FPGA dan desain kemudian jam, pilih perangkat Anda menggunakan spartan / Virtex. kemudian pilih DCM yang sesuai / PLL.