bagaimana untuk menghasilkan Let file.

  • Thread starter niladri.s.debnath
  • Start date
N

niladri.s.debnath

Guest
Hi semua Dapatkah seseorang memberitahu saya bagaimana untuk menghasilkan file Let dan alat untuk menghasilkan itu. .......
 
Anda perlu alat irama IC445, SOC pertemuan, Synopsys alat, GUI virtuoso atau GDS blok Analog. Setelah Anda mendapatkan. Lib file, perpustakaan compiler dapat digunakan untuk mendapatkan. Db file. Sekarang Desain compiler / primetime dapat digunakan untuk membaca db dan mendapatkan file Verilog oleh kembali penjelasan

<span style="color: grey;"><span style="font-size: 10px">---------- Posting ditambahkan pada 10:27.. - --------- Previous post berada di 10:24 ----------</span></span>
[url = http://www.cadence.com/Community/forums / p/11097/13103.aspx] Menghasilkan file LEF dari layout - Komunitas irama [/url] http://www.edaboard.com/thread166379.html
 
Hi ckshivaram, terima kasih untuk menjawab, sebenarnya saya mahasiswa sehingga u bisa menceritakan secara rinci bagaimana membuat file Let, langsung dari entri desain, berarti langkah-langkah yang harus mengikuti langkah yang salah, sehingga saya dapat memahami hal ini sepenuhnya. Saya akan sangat bersyukur ke U jika U dapat memberitahu saya secara rinci.
 
apa alat yang Anda memiliki pengetahuan tentang??? Anda bekerja pada setiap alat seperti yang sekarang??? Anda harus memiliki pengetahuan kerja alat satu sebelum Anda melakukan latihan ini ...
 
Hi ckshivaram ya i telah bekerja dengan alat-alat Synopsys - VCS, visi desain, dan dalam irama - pertemuan. 8.1 [SIZE = 1 ]---------- Posting ditambahkan pada 15:48 ---------- Previous post berada di ----------[ 15:46 / SIZE] [/COLOR] Hi eklikerooms terima kasih untuk menjawab, tapi sebenarnya aku belum mendengar apa pun tentang generator abstrak, dalam Synopsys kampus kami dan irama yang tersedia, kita telah belajar yang hanya ........ Bisa u katakan padaku bagaimana menggunakan salah satu dari ini untuk menghasilkan Let file ...........[ COLOR = "Silver"]
 
cek ini [url = http://www.eit.lth.se/cadsys/abstract.html] abstrak [/url]
 
Anda dapat memeriksa apakah Anda memiliki generator abstrak tersedia dengan pergi ke icfb Anda CIW dalam irama, kemudian klik pada Tools. Harus ada pilihan pembangkit abstrak terdaftar.
 
Hi ckshivaram Sebenarnya saya diperiksa untuk alat generator abstrak, tidak di sana. Jadi u bisa memberitahu saya beberapa cara lain untuk menghasilkan Let. Harap membantu saya.
 
Dalam irama Encounter, Berikut ini adalah deskripsi untuk menghasilkan Let untuk blok ur. Berharap bantuan ini .... Sintaks lefOut lefOut [-5,3 | -5,4 | -5,5 | -5,6 | -5,7] [-noCutObs] [-stripePin [-PGpinLayers]] [-specifyTopLayer [-extractBlockObs]] [-extractBlockPGPinLayers] DESKRIPSI Menghasilkan abstrak desain hirarkis (LEF ) informasi untuk desain dialihkan saat ini blok-tingkat. Secara default, lefOut menciptakan kekuasaan dan pin tanah di desain, dan menciptakan cut-out (penghalang) dalam penyumbatan untuk pin sinyal, daya dan pin tanah, vias, dan kekuasaan dan garis tanah. Output file LEF berisi informasi antena, jika Anda menjalankan verifikasi antena sebelum Anda menjalankan metodologi top-down menggunakan perintah lefOut. Dalam aliran bottom-up (di mana blok tidak diciptakan dengan menggunakan perintah createPartition), Anda biasanya membuat abstrak LEF sederhana yang berisi: - satu obstruksi (OBS) bentuk per routing lapisan - sinyal pin terletak di sepanjang batas blok - kekuasaan pin untuk lapisan logam atas Jika blok empat lapisan routing yang digunakan keluar dari enam lapisan mungkin, Anda akan menjalankan perintah berikut: lefOut-noCutObs-stripePin-PGpinLayers 4-specifyTopLayer 4 Anda dapat menggunakan perintah lefOut setelah routing desain blok-tingkat . Parameter
 

Welcome to EDABoard.com

Sponsor

Back
Top