Apa adalah keuntungan maksimum yang mungkin dari opamp cascode dilipat dengan teknologi CMOS 180nm.

A

ASHUTOSH RANE

Guest
HI teman-teman saya merancang opamp cascode Dilipat. i am mendapatkan keuntungan maksimum yang opamp sebagai 46 dB ..! @ L = 900nm dan Vdd = 1,8 .... jika ini adalah keuntungan hanya dapat diperoleh maka apa yang baik untuk mengimplementasikan untuk keuntungan meningkatkan upto 70 dB 1) meningkatkan keuntungan 2) menambahkan satu tahap yang lebih persyaratan GBW saya adalah 50MHz dan SR adalah 30v/usec.....what yang harus saya lakukan silakan menyarankan saya terima kasih sebelumnya: -?
 
apa yang adalah L = 900nm? Saya kira Anda memiliki akses ke panjang jauh lebih kecil dalam proses ini atau Anda menggunakan beberapa tegangan yang lebih tinggi FET? mendapatkan 60-70dB dari cascode dilipat seharusnya tidak menjadi masalah, yang membatasi persyaratan desain Anda dapat Anda jelaskan? apa gm, Cload, Rout Anda?
 
meningkatkan panjang di cabang output untuk mendorong resistansi keluaran. Gunakan arus yang lebih kecil di cabang output yang dapat Anda sehubungan dengan kendala kecepatan Anda. saya pikir ini akan meningkatkan keuntungan Anda. Jika tidak cukup, gunakan keuntungan meningkatkan.
 
u harus bisa memukul dengan mudah mendapatkan 70dB menggunakan desain cascode dilipat .... Suara 46dB likeu dont memiliki bias transistor dengan benar. menggunakan panjang 5-10 kali minimum untuk sumber arus / perangkat rel dan 2-3 kali L minimum untuk cascodes Anda. ini akan memberikan u impedansi output yang baik.
 
hi .... DGNANI Thanx for ur saran .... saya telah meng-upload gambar yang mendefinisikan semua rincian tegangan NODE saya desain, dan titik operasi dari transistor ..... Cload saya belum digunakan ... Rout adalah sama dengan 3,4633 ohm M jika saya menghitung secara teoritis dari simulator diperoleh nilai-nilai gm dan GDS transistor dalam desain saya .. juga cara yang sama saya mendapatkan total keuntungan dari dekat 7K ..... gm adalah 2.15mi telah terpasang screen shot untuk desain tolong beritahu saya di mana saya salah ........
 
Hi Braski seberapa jauh lebih kecil saat ini saya dapat digunakan dalam desain untuk mendapatkan resistansi keluaran tinggi?
 
melihat skema Anda, saya akan merekomendasikan Anda mencoba untuk memiliki arus yang sama di cabang cascode dilipat dan di masukan transistor. sementara memiliki arus rendah umumnya meningkatkan keuntungan itu buruk ketika u memiliki persyaratan laju perubahan tegangan yang baik. masukan diff pasangan gm dapat ditingkatkan dengan meningkatkan W / L rasio, ini akan mendorong transistor dekat dengan sub-ambang dan memberikan gm baik untuk arus yang lebih rendah. arus dalam sumber arus NMOS (M21) akan ditentukan langsung dari laju perubahan tegangan, sehingga Anda akan tahu arus minimum yang Anda butuhkan dalam pasangan diff, kemudian mendapatkan gm kemungkinan maksimum dari itu dengan meningkatkan W / L. sisa hal mudah akan jatuh ke tempatnya. praktek yang baik terlalu merancang rangkaian bias yang baik untuk bias semua sumber arus .. itu jauh lebih baik daripada menggunakan sumber DC untuk memberikan biasing.
 
- Mempertimbangkan perubahan tingkat keluaran cascoded NFETs (M4-M13, M12-M14) ke dalam konfigurasi cermin, ini akan meningkatkan keuntungan dengan faktor dua dan juga memberikan keuntungan lain - tahap arus keluaran akan ditentukan oleh kendala laju perubahan tegangan, yang pada gilirannya tergantung pada output capacitance Anda masih dapat meningkatkan resistansi output dengan meningkatkan gm FETs cascoded - M18, M17, M1, M2 - untuk pasangan diff Anda dapat meningkatkan W / L untuk mendorong mereka ke arah inversi lemah - Anda telah gm sangat tinggi pada M1 M2 pFET, yang menunjukkan juga GDS tinggi; gm tinggi pada M1-M2 tidak membeli banyak sehingga pengorbanan itu untuk GDS yang lebih rendah, menurunkan GDS setidaknya sampai sesuai dengan GDS dari pasangan simetris M14- M12 Marilah kita tahu bagaimana kelanjutannya ...
 
Hi Braski seberapa jauh lebih kecil saat ini saya dapat digunakan dalam desain untuk mendapatkan resistansi keluaran tinggi
Click to expand...
ikuti saran dgnani?! Anda harus mempertimbangkan GBW Anda dan kendala laju perubahan tegangan!
 
ikuti saran dgnani! Anda harus mempertimbangkan GBW Anda dan kendala laju perubahan tegangan
Click to expand...
Hi Braski!, maaf untuk tidak menyebutkan ... dengan arus terendah i berarti saat ini di cabang output dari penguat cascode dilipat ..... untuk mendapatkan output tinggi Perlawanan berapa banyak nilai rendah kita dapat menggunakan?
 
- mempertimbangkan perubahan tingkat keluaran cascoded NFETs (M4-M13, M12-M14) ke dalam konfigurasi cermin, ini akan meningkatkan keuntungan dengan faktor dua dan juga memberikan keuntungan lain - tahap output saat ini akan didefinisikan oleh kendala laju perubahan tegangan, yang pada gilirannya tergantung pada output capacitance Anda masih dapat meningkatkan resistansi output dengan meningkatkan gm FETs cascoded - M18, M17, M1, M2 - untuk pasangan diff Anda dapat meningkatkan W / L untuk mendorong mereka ke arah inversi lemah - Anda memiliki gm sangat tinggi pada M1 M2 pFET, yang menunjukkan juga GDS tinggi; gm tinggi pada M1-M2 tidak membeli banyak sehingga pengorbanan itu untuk GDS yang lebih rendah, menurunkan GDS setidaknya sampai sesuai dengan GDS dari pasangan simetris M14-M12 Marilah kita tahu bagaimana kelanjutannya ...
Click to expand...
hi Terima ua dgnani banyak, untuk semua saran, saya opamp-target desain adalah untuk merancang sebuah opamp diferensial sehingga tidak dapat menggunakan cermin saat ini (M4 -M13, M12-M14 ).... walaupun saya telah menggunakan CCT biasing eksternal saat ini untuk (M4-M13, M12-M14 ).... -I memiliki keraguan dasar saya saat ini melalui M1 dan M2 ..... tinggi sehingga gm sudah tinggi ... sekarang .... Bagaimana untuk mengurangi gm, dan GDS dari M1 dan M2?
 
jika GDS M1-M2 besar dibandingkan dengan M12-M14, M1-M2 akan menentukan resistansi output maka keuntungan DC: jika ini adalah kasus Anda, cara paling sederhana untuk GDS yang lebih rendah akan meningkatkan L, Anda mungkin harus menyesuaikan tegangan untuk membuat segalanya tetap yakin dalam saturasi
 
halo saudara, Berapa banyak keuntungan kita harus mendapatkan Foldeing node dari Opamp yang di drain M1 dan M18 sumber ..... i am mendapatkan gain pada node ini adalah itu kasus untuk desain cascode dilipat?? ......
 
gain pada node lipat sebenarnya trans-konduktansi gain (id = gm (input) * vin) u memiliki keluaran diferensial, u perlu CMFB (umpan balik modus umum) untuk menjaga output yang didefinisikan lagi node output akan hanyut karena tinggi impedansi simpul. u dapat menggunakan CMFB ideal dan menggunakan kapasitor beban eksternal.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top