aku punya masalah simulasi, yang aneh output tidak stabil.

S

sheyang

Guest
Saya ingin menguji keterlambatan inverter dari lib oleh hantu ..Jadi saya menambahkan inverter 1000 serial.

Prediksi adalah pulsa cukup panjang seperti 100ns, kemudian membuat plus datang melalui intverters serial 1000.Output adalah XOR yang tertunda dan masukan nondelayed pulsa ...

di sini adalah input dan Vdd:fall=20p width=50n period=100n type=pulse

_vin (dalam 0) vsource dc = 0 val0 = 0 VAL1 = 1,2 delay = 0 naik = 20p
jatuh = 20p width = 50n periode = 100N type = denyut nadi
_vvdd!

] type=pwl

(Vdd! 0) vsource gelombang = [0 0 50p 1.2]
type = PWL
_vvss!(VSS! 0) vsource dc = 0 type = dcMengapa output tidak stabil di awal?
Ini mengguncang sampai logika XOR berubah menjadi 0, yang setelah penundaan 1000 .. (THE XOR output "1" pada awal)

 
Tampaknya Anda tidak menghasilkan simulasi yang berarti solusi transisient awal, jadi dimulai dengan tingkat arbitray inverter rantai, yang menyebarkan pertama selama 20 ns.

Dalam setiap kasus, hasil awal ini benar-benar berarti bagi perilaku rangkaian nyata dan dapat saja diabaikan.

 
Ya terima kasih, tapi apa yang menyebabkan simulator melihat berbeda?

 
Sepertinya Anda yang ramping yang Vdd pasokan listrik di awal.Saya duga adalah bahwa, internal node dari rantai inverter 1000 jauh dari sinyal input akan berakhir menginisialisasi ke tingkat yang salah sehubungan dengan tingkat input awal.Anda dapat menguji hal ini dengan memantau node internal sementara input masih '0 'dan melihat apakah mereka memiliki nilai logika yang tepat.

Satu hal yang dapat Anda lakukan, adalah jalan yang Vdd listrik jauh lebih lambat dibandingkan kenaikan 50ps waktu yang Anda miliki.Atleast harus mengurangi jumlah Toggling awal.

Juga, jika anda mengulang simulasi dengan tingkat Vdd dc tetap, saya percaya bahwa rantai inverter akan menginisialisasi dengan benar dan Anda tidak akan melihat perilaku aneh.

Marilah kita tahu apakah ini membuat perbedaan.

 
I guess u harus mencoba untuk menempatkan sebuah IC (awal COND. Atau inital DC .. dll) di setiap inverter input masukan karena masing-masing memiliki input dan capacitve harus memiliki inital DC Tapi itu 0 atau Vddcoba

<img src="http://www.edaboard.com/images/smiles/icon_idea.gif" alt="Idea" border="0" />
 
apallix wrote:

Sepertinya Anda yang ramping yang Vdd pasokan listrik di awal.
Saya duga adalah bahwa, internal node dari rantai inverter 1000 jauh dari sinyal input akan berakhir menginisialisasi ke tingkat yang salah sehubungan dengan tingkat input awal.
Anda dapat menguji hal ini dengan memantau node internal sementara input masih '0 'dan melihat apakah mereka memiliki nilai logika yang tepat.Satu hal yang dapat Anda lakukan, adalah jalan yang Vdd listrik jauh lebih lambat dibandingkan kenaikan 50ps waktu yang Anda miliki.
Atleast harus mengurangi jumlah Toggling awal.Juga, jika anda mengulang simulasi dengan tingkat Vdd dc tetap, saya percaya bahwa rantai inverter akan menginisialisasi dengan benar dan Anda tidak akan melihat perilaku aneh.Marilah kita tahu apakah ini membuat perbedaan.
 

Welcome to EDABoard.com

Sponsor

Back
Top