Xilinx Peringatan

[Osbourne]

Hai,

ketika aku mensintesis VHDL saya desain, saya mendapatkan pesan berikut:

PERINGATAN: HDLParsers: 3.498 - Tidak primer, sekunder unit dalam file "D: / Xilinx / PD / carrier_add.vhd. Abaikan file ini dari file project" dpd_vhdl.prj ".

Desain bekerja dengan benar, tapi saya tidak tahu apa artinya pesan ini.
Dapat somebody help?

Salam,
Osbourne

 

[Renjith]

Hai,
Hope u memiliki sebuah Xilinx IP instantiated inti dalam kode ur.
Dalam hal ini, u dapat mengabaikan peringatan ini ..

Perangkat akan menghasilkan kotak hitam sementara sintesa desain ini karena itu adalah IP Core.
Go ahead ...b tidak akan ada masalah dengan desain disintesis Anda.

Salam,
Renjith

 

[chaitu2k]

ya ... i think Osbourne benar ... sejak saya kadang-kadang digunakan untuk mendapatkan kesalahan ini .... tapi 6.3i memberikan peringatan kotak hitam di 7.1i menghasilkan .....