xilinx masalah waktu mendesak

[jkchen]

Saya ingin melakukan seri-paralel-in-out registor.all bufg sumber daya yang habis dalam spartanii chip.i mencoba dua metode:
1.add atribut "uselowskewlines" pada jam bersih;
2.constrain jam bersih dan d-tiba-tiba keterlambatan 20ns;
tetapi tidak dapat memecahkan problem.is ada metode lain i missed?

 

[standing_fist]

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Senyum" border="0" />

 

[jkchen]

Saya telah digunakan untuk semua jam.tidak ada lagi kiri.

 

[buzkiller]

Kami memberikan beberapa informasi lebih lanjut.Kutipan:

tetapi tidak dapat memecahkan masalah

 

[jkchen]

balasan dari xilinx web site.they menyarankan dua metode:
1.use satu jam yang lulus melalui bufg (lima kali dari saya jam) sampel Kontak jam.metode ini dapat membuat saya naik
dari jam-tepi sebagai akurasi sebagai bufg jam.
2.use floorplan menempatkan logika nessary kecil di daerah.

i digunakan metode 1 dan plus "uselowskewlines" (i
don't know it's berguna atau tidak). Masalahnya dipecahkan.

maaf saya miskin Inggris.

jkchen

 

[wjhzhx]

Anda tes ini:
NET xxx MAXSKEW ns = 0.5;
xxx adalah jam yang tidak drived oleh bufg.

 

[tianxiaduzun]

Anda harus mengedit file kendala, termasuk kendala dan file bila Anda synthesize it