Xilinx inti dihasilkan IP tidak memenuhi kendala waktu

[mbenton]

Halo, Saya dihasilkan filter cemara menggunakan coregen IP, tetapi ketika mencoba untuk membangun bitstream saya mendapatkan kendala waktu kesalahan dan banyak kabel yang dibiarkan tidak tersambung. Hal ini terjadi jika jika diatur frekuensi clock filter di 200MHz (250MHz adalah max di jendela coregen) dan menggunakan DCM untuk frekuensi ganda papan saya (dari 100 sampai 200MHz). Jika saya mengatur frekuensi clock filter di 100MHz ini bekerja tanpa masalah, tetapi jumlah ganda sumber daya yang diduduki dan saya cant benar-benar afoard bahwa pada jangka panjang karena saya akan menggunakan banyak filter. Saya juga menyebutkan bahwa pengaturan generator inti adalah diatur agar sesuai dengan papan FPGA saya. Saya tidak mengerti mengapa hal ini terjadi karena gen inti memberitahu saya bahwa frekuensi maksimum yang diizinkan adalah 250 MHz, dan karena saya dapat membuat sebuah bitstream yang berisi 5 filter berjalan pada 100MHz (masing-masing menempati hampir dua kali lipat sumber daya dari filter berjalan pada 200MHz) . Aku merasa aneh, mengingat hal tersebut di atas, bahwa saya cant menerapkan DCM dan berjalan filter di 200MHz. Terima kasih, Benton

 

[farhada]

Hal ini tergantung pada FPGA yang Anda gunakan, kelas kecepatan FPGA Anda dan masalah lainnya. Anda tidak bisa hanya membuat IP dan karena mengatakan itu mendukung 250MHz, menganggap bahwa ia bekerja dengan perangkat paling lambat dalam keluarga.

 

[mbenton]

farhada terima kasih atas jawaban cepat Anda. Harap perbaiki saya jika saya salah, tapi saya pikir frekuensi clock maksimum yang diizinkan di jendela pembangkit inti tergantung pada kelas papan, paket dan kecepatan. Sebagai contoh jika saya memilih Virtex5 frekuensi maksimum yang diizinkan adalah 500MHz. Untuk papan saya itu memberitahu saya bahwa itu adalah 250MHz.

 

[farhada]

Anda benar, kesalahan saya, ketika Anda memilih forum Anda, Anda mendapatkan penundaan yang tepat untuk perangkat Anda. Tetapi yang mengatakan bahwa, sebagian besar core yang dihasilkan oleh Xilinx sangat tergantung pada apa lagi yang Anda miliki di desain Anda. Satu tambahan sederhana yang akan memberi Anda waktu yang lebih baik adalah dengan menambahkan output buffer pada semua sinyal keluar dari IP dan pastikan bahwa sinyal masuk ke IP anda semua buffer benar. Hal ini dapat berguna untuk menambah buffer ekstra untuk sinyal output jika Anda memiliki bus luas untuk membuat lebih mudah untuk P & R untuk menghitung menunda. Tapi sekali lagi, itu sangat tergantung pada pelaksanaan IP ke dalam desain Anda dan bukan IP itu sendiri. Anda dapat menguji ini hanya dengan menerapkan IP ke dalam desain sederhana dan kemudian membandingkannya dengan hasil dari desain Anda yang sebenarnya. Hal ini juga penting untuk menemukan di mana dalam jalur data Anda Anda memiliki masalah dan mencoba untuk mencari tahu apa yang dapat Anda lakukan untuk memperbaikinya.

 

[shitansh]

satu hal yang lebih penting adalah memberikan kendala waktu yang tepat saat kompilasi desain. Sebagai contoh IP yang dihasilkan memiliki beberapa jam dan tergantung pada sifat dari domain jam lain yang perlu Anda spacify kendala dengan benar. mengatakan kendala jam dihasilkan, berasal kendala jam, jalur multicycle, menepuk palsu ... dll Jika Anda tidak menentukan batasan untuk domain jam lain kemudian waktu alat analisis akan melakukan cek waktu sehubungan dengan jam utama Anda dan Anda akan mendapatkan jalan gagal. ini adalah salah satu kasus, sehingga untuk jalan waktu gagal terkait, terlepas dari penyebab lain adalah perlu untuk memberikan batasan waktu yang tepat juga. HTH Shitansh Vaghela