Xilinx Coregen masalah generator fifo

[Elephantus]

Saya menggunakan jam Common sinkron fifo dalam desain berdasarkan spartan Xilinx FPGA 2.

Aku telah mensintesiskan FIFO menggunakan Xilinx ISE coregen dari 7,1 sebagai lebar 16-bit, 32 kata-kata dalam fifo diimplementasikan menggunakan satu blok ram, dengan hanya set minimum port IO (wr_en, rd_en, CLK, kosong, penuh, din, dout, CLK, terlebih dulu).

Desain bekerja baik dalam simulasi, namun pelaksanaan rancangan pada FPGA akan berhenti di saat acak.Menggunakan chipscope i mendeteksi bahwa pada suatu titik waktu, fifo mengaktifkan kedua "penuh" dan "kosong" bendera.

Biasanya, fifo mengangkat kedua bendera negara di reset, namun pin reset eksternal desain (dan jaringan internal) akan dinonaktifkan pada waktu ketika fifo menegaskan baik "penuh" dan "kosong" flag.Setelah peristiwa itu, yang berlangsung selama CCA.5 periode CLK, yang fifo memegang "kosong" selalu menegaskan, dan menegaskan fifo penuh saat diisi, menghasilkan kebuntuan sistem (logika yang dibaca dari fifo tidak pernah membaca apa pun, mengingat bahwa fifo menunjukkan keadaan kosong) .

Apakah ada yang mengalami masalah seperti ketika menggunakan coregen dihasilkan fifos (dan dipecahkan, mungkin)?

Saya sangat menghargai bantuan.
Terima kasih.

 

[echo47]

Aku melihat hal-hal buruk seperti itu ketika saya melanggar waktu dengan menerapkan FIFO eksternal jam yang kadang-kadang kabur / bising (ketika aku memutus kabel).Coregen FIFO yang terjebak dalam keadaan bingung, dan tidak akan pulih kecuali diatur ulang.

Solusi saya:
1.Membersihkan fuzzy / berisik jam.
2.Berhenti menggunakan Xilinx corgen bagian.Kebanyakan dari mereka adalah kualitas biasa-biasa saja.Aku bisa berbuat lebih baik.

 

[sepakbola]

www.opencore.com mencoba untuk requirment, saya biasanya menggunakannya.

 

[syedahmar]

Saya telah menggunakan generator dan inti Xilinx i fifo diimplementasikan pada perangkat spartan 3.Sejak 1024 di kedalaman adalah desain saya, saya tidak pernah mengisinya selama pengujian.Namun i awalnya menghadapi masalah lain ketika mencoba untuk menggunakan generator inti dan apa yang saya lakukan adalah bahwa i diperbaharui generator inti saya perangkat lunak dan memecahkan masalah saya.Cobalah untuk memperbarui inti Anda generator, hal itu mungkin membantu ..... Dan jika tidak, kemudian tulis kode sendiri HDL.Yakin adalah gagasan yang lebih baik dari belajar dan mendapatkan lebih banyak perspektif keterampilan terbaik ..... of luck ....