waktu selama simulasi desain FPGA arus

[menunda]

Saya memahami bahwa waktu adalah simulasi harus dilakukan pada tingkatan berikut untuk FPGA desain proses.

Posting Sintesis (perilaku)
Posting Penerjemahan
Pasca Pemetaan
Tempat posting dan rute

Urutan ini adalah benar?Juga, bagaimana tingkat simulasi pintu gerbang masuk dalam gambar ini?

delay (tertunda oleh teknologi)

 

[Ohh]

Saya secara pribadi melakukan simulasi waktu setelah P & R.

 

[bibo1978]

Biasanya saya lakukan satu dua simulasi pada tingkat RTL dan lainnya dikirim PAR ini menghemat waktu

 

[dkk1980]

setelah PAR, jika semua kendala waktu dipenuhi, yang perlu waktu untuk melakukan simulasi?

 

[saikat]

Teknisi umumnya menjalankan simulasi waktu setelah P & R.
Menggunakan assertions dalam tes benches untuk menentukan apakah parameter waktu (seperti pengaturan waktu, terus waktu, protokol paramets (jika ada)
dan lain-lain) dipenuhi atau tidak.

 

[dkk1980]

hi saikat
thanks for the reply.
Setelah PAR, melalui STA kita akan dapat mengetahui apakah semua parameter waktu (seperti setup, terus waktu dll) dipenuhi atau tidak.
Kemudian informasi tambahan apa yang kita lakukan dengan menjalankan simulasi waktu setelah PAR?

Terima kasih

 

[bibo1978]

PAR biasanya memiliki semua assertions namun jika Anda berinteraksi dengan komponen eksternal tambahan keterlambatan waktu adalah untuk memperkenalkan sistem yang tidak dapat diukur dan harus diperkenalkan melalui model eksternal Anda dan komponen keterlambatan dalam PCB.
Saya hanya ingin diketahui bahwa biasanya PAR hasil yang tidak akurat tentang waktu biasanya dalam waktu 10% atau -10% (saya belum melihat banyak -10%)

Jika Anda menemukan bahwa Anda PAR works fine but the real desain tidak bekerja dengan baik kemungkinan besar ini adalah karena beberapa pelanggaran (10 persen error) di jalur kritis, saya harus dicatat bahwa ini bukan masalah sepele untuk memecahkan ( biasanya anda memiliki lebih dari satu jalur yang dapat memiliki masalah ini), di sisi lain jika Anda mendapatkan waktu santai maka biasanya kode adalah lebih mungkin untuk berhasil tanpa kesalahan pada pelaksanaan nyata, sebagai langkah pertama saya menyarankan Anda contraint yang desain dengan lebih dari 120% Anda yang sebenarnya jam kecepatan jika melewati dengan baik maka adalah lebih mungkin untuk mensukseskan pelaksanaan, tetapi jika kendala waktu yang ketat dan anda hanya bertemu dengan Anda Posting PAR maka desain biasanya gagal dalam implementasi nyata chipscope mungkin membantu tetapi memakan waktu (saya menemukan bahwa alat yang sangat berguna jika anda memiliki kendala yang sangat ketat) RPM juga mungkin membantu tetapi sulit diterapkan.
Semoga beruntung