vs Verilog VHDL

[agnil155]

mengapa saat ini Verilog bahasa panas dari VHDL?
i mendengar, teman-teman saya yang bekerja di depan desain akhirnya mereka mengatakan bahwa proj semua dalam Verilog hanya hari ini?mereka berada di bidang "ip core"

 

[samcheetah]

silakan lihat topik berikut ftopic98387.html

Anda akan mendapatkan jawabannya!!

 

[ikru26]

Kompilasi
VHDL.Beberapa desain-unit (entitas / arsitektur pasang), yang berada di file sistem yang sama, dapat dikompilasi secara terpisah jika diinginkan.Namun, praktek desain yang baik untuk menjaga desain masing-masing unit di sistem itu sendiri file dalam hal penyusunan terpisah seharusnya tidak menjadi masalah.

Verilog.Bahasa yang Verilog masih berakar pada interpretasi asli itu modus.Kompilasi adalah sarana untuk mempercepat simulasi, tetapi belum mengubah sifat asli bahasa.Akibatnya perhatian harus diambil dengan baik urutan kompilasi kode yang ditulis dalam satu file dan urutan kompilasi beberapa file.Hasil simulasi dapat berubah dengan hanya mengubah urutan kompilasi.
Tipe data
VHDL.Sebuah banyak bahasa atau jenis data yang ditetapkan pengguna dapat digunakan.Ini mungkin m bisakah berdedikasi fungsi konversi diperlukan untuk mengkonversi objek dari satu jenis yang lain.Pilihan tipe data yang digunakan harus dipertimbangkan dengan bijaksana, terutama yang disebutkan (abstrak) tipe data.Ini akan membuat model lebih mudah untuk menulis, lebih jelas untuk membaca dan menghindari konversi yang tidak perlu fungsi yang dapat kekacauan kode.VHDL mungkin lebih disukai karena memungkinkan banyak bahasa atau jenis data yang ditetapkan pengguna yang akan digunakan.

Verilog.Dibandingkan dengan VHDL, Verilog tipe data ulang sangat sederhana, mudah digunakan dan sangat banyak diarahkan model struktur hardware sebagai lawan dari abstrak model perangkat keras.Tidak seperti VHDL, semua tipe data yang digunakan dalam model Verilog didefinisikan oleh bahasa Verilog dan bukan oleh pengguna.Ada jenis data bersih, misalnya kawat, dan jenis data register yang disebut reg.Sebuah model dengan jenis sinyal yang merupakan salah satu tipe data bersih memiliki kabel listrik yang sesuai dalam rangkaian model yang tersirat.Objek, yaitu sinyal, tipe reg memegang nilai mereka atas delta simulasi siklus dan tidak boleh bingung dengan modeling hardware mendaftar.Verilog mungkin lebih disukai karena kesederhanaan itu.
Desain usabilitas
VHDL.Prosedur dan fungsi dapat ditempatkan dalam sebuah paket sehingga mereka mampu memanfaatkan setiap desain-unit yang ingin menggunakannya.

Verilog.Tidak ada konsep paket dalam Verilog.Fungsi dan prosedur yang digunakan dalam model harus didefinisikan dalam modul.Untuk membuat fungsi dan prosedur yang umumnya dapat diakses dari berbagai pernyataan modul fungsi dan prosedur harus ditempatkan dalam file sistem terpisah dan disertakan dengan menggunakan direktif kompiler `termasuk.
Termudah untuk Belajar
Dimulai dengan nol pengetahuan tentang bahasa baik, Verilog mungkin yang paling mudah untuk memahami dan mengerti.Ini mengasumsikan bahwa Verilog direktif kompiler bahasa untuk simulasi dan bahasa PLI tidak termasuk.Jika bahasa ini termasuk mereka dapat dipandang sebagai dua bahasa tambahan yang perlu dipelajari.VHDL mungkin tampak kurang intuitif pada awalnya karena dua alasan utama.Pertama, sangat kuat diketik; sebuah fitur yang membuatnya kuat dan kuat bagi pengguna lanjutan setelah tahap pembelajaran yang lebih panjang.Kedua, ada banyak cara untuk rangkaian model yang sama, khususnya mereka yang memiliki struktur hirarkis yang besar.
Depan dan belakang annotation
A spin-off dari Verilog adalah Penundaan Standar Format (SDF).Ini adalah tujuan umum format yang digunakan untuk menentukan waktu penundaan dalam sebuah rangkaian.Format menyediakan link dua arah antara, chip tata letak peralatan, dan baik sintesis atau alat simulasi, dalam rangka memberikan representasi waktu lebih akurat.SDF Format yang sekarang menjadi standar industri dalam hak itu sendiri.
Konstruksi tingkat tinggi
VHDL.Ada lebih konstruksi dan fitur untuk pemodelan tingkat tinggi dalam VHDL daripada yang terdapat dalam Verilog.Tipe data abstrak dapat digunakan bersama dengan pernyataan berikut:

* Paket pernyataan untuk model penggunaan kembali,

* Pernyataan untuk mengkonfigurasi konfigurasi struktur rancangan,

* Pernyataan untuk replikasi menghasilkan struktur,

* Generic pernyataan untuk model generik yang dapat secara individu dicirikan, misalnya, sedikit lebar.

Semua bahasa ini pernyataan synthesizable berguna dalam model.

Verilog.Kecuali mampu parameterize parameter model dengan melakukan overloading konstanta, tidak ada setara dengan tingkat tinggi pemodelan VHDL pernyataan di Verilog.
Bahasa Extensions
Penggunaan bahasa ekstensi akan membuat model non standard dan kemungkinan besar tidak portabel di alat desain lainnya.Namun, kadang-kadang mereka diperlukan dalam rangka untuk mencapai hasil yang diinginkan.

VHDL.Mempunyai atribut yang disebut 'asing yang memungkinkan arsitektur dan subprogram yang akan dibuat modelnya dalam bahasa lain.

Verilog.Bahasa Programming Interface (PLI) adalah sebuah mekanisme antarmuka antara model Verilog dan perangkat lunak Verilog.Sebagai contoh, seorang desainer, atau lebih mungkin, seorang penjual alat Verilog, dapat menentukan tugas-tugas yang ditetapkan pengguna atau fungsi dalam bahasa pemrograman C, dan kemudian memanggil mereka dari sumber Verilog deskripsi.Penggunaan atau fungsi tugas seperti membuat model Verilog tidak standar sehingga tidak dapat digunakan oleh pengguna alat Verilog lain.Penggunaannya tidak dianjurkan.
Perpustakaan
VHDL.Sebuah perpustakaan adalah sebuah toko untuk dikompilasi entitas, arsitektur, paket dan konfigurasi.Berguna untuk mengatur beberapa proyek desain.

Verilog.Tidak ada konsep sebuah perpustakaan di Verilog.Hal ini disebabkan oleh asal-usul itu sebagai bahasa interpretatif.
Tingkat rendah konstruksi
VHDL.Sederhana dua masukan logis operator dibangun ke dalam bahasa, mereka adalah: TIDAK, AND, OR, NAND, NOR, XOR dan XNOR.Setiap waktu harus ditentukan secara terpisah menggunakan setelah klausa.Konstruksi terpisah didefinisikan di bawah bahasa VITAL harus digunakan untuk menentukan sel primitif dari ASIC dan FPGA perpustakaan.

Verilog.The Verilog bahasa awalnya dikembangkan dengan tingkat gerbang pemodelan dalam pikiran, dan sebagainya memiliki konstruksi yang sangat baik untuk membuat model pada tingkat ini dan untuk model sel primitif dari ASIC dan FPGA perpustakaan.Contohnya termasuk Ditetapkan Pengguna Primitif s (UDP), kebenaran tabel dan tentukan blok untuk menentukan waktu penundaan di modul.
Mengelola desain besar
VHDL.Konfigurasi, menghasilkan, paket generik dan pernyataan semua membantu mengelola desain besar struktur.

Verilog.Tidak ada pernyataan dalam Verilog yang membantu mengelola desain besar.
Operator
Kebanyakan operator sama antara dua bahasa.Verilog memang memiliki sangat berguna pengurangan unary operator yang tidak dalam VHDL.Sebuah pernyataan loop dapat digunakan dalam VHDL untuk melakukan operasi yang sama sebagai Verilog pengurangan unary operator.VHDL memiliki operator mod yang tidak ditemukan dalam Verilog.
Parameterizable model
VHDL.Sebuah model lebar bit tertentu dapat instantiated dari generik model n-bit dengan menggunakan pernyataan umum.Model generik tidak akan mensintesis sampai instantiated dan nilai generik yang diberikan.

Verilog.Sebuah model lebar tertentu dapat instantiated dari generik model n-bit dengan menggunakan nilai parameter kelebihan beban.Model generik harus memiliki parameter standar nilai yang ditentukan.Ini berarti dua hal.Dengan tidak adanya nilai suatu kelebihan beban yang ditentukan, itu akan tetap mensintesis, tetapi akan menggunakan standar yang ditentukan nilai parameter.Juga, tidak perlu berlebihan instantiated dengan nilai parameter yang ditentukan, sebelum itu akan mensintesis.
Prosedur dan tugas
VHDL memungkinkan panggilan prosedur bersamaan; Verilog tidak memungkinkan panggilan tugas bersamaan.
Keterbacaan
Ini lebih merupakan masalah koding gaya bahasa dan pengalaman daripada fitur.VHDL adalah bahasa yang ringkas dan verbose; akarnya berdasarkan Ada.Verilog lebih seperti C karena itu konstruksi didasarkan sekitar 50% pada C dan 50% pada Ada.Untuk alasan ini sudah ada C pemrogram mungkin lebih suka Verilog atas VHDL.Walaupun pemrogram yang sudah ada kedua C dan Ada mungkin menemukan campuran konstruksi agak membingungkan pada awalnya.Apa pun HDL digunakan, saat menulis atau membaca sebuah model HDL dapat disintesis adalah penting untuk berpikir tentang hardware niat.
Struktural replikasi
VHDL.Pernyataan yang bereplikasi menghasilkan sejumlah contoh desain yang sama-unit atau beberapa sub bagian dari desain, dan menghubungkan dengan tepat.

Verilog.Ada setara dengan pernyataan menghasilkan Verilog.
Test harnesses
Desainer biasanya menghabiskan sekitar 50% dari waktu mereka menulis synthesizable model dan 50% lainnya menulis tes memanfaatkan untuk memverifikasi model synthesizable.Test memanfaatkan tidak terbatas pada subset synthesizable sehingga bebas menggunakan potensi penuh dari bahasa.VHDL memiliki konfigurasi generik dan pernyataan yang berguna dalam memanfaatkan tes, yang tidak ditemukan di Verilog.
Verboseness
VHDL.Karena VHDL adalah bahasa yang sangat kuat model diketik harus dikodekan tepat didefinisikan dan mencocokkan dengan tipe data.Hal ini dapat dianggap sebagai keuntungan atau kerugian.Namun, itu berarti model yang sering kali lebih verbose, dan kode sering kali lebih lama, daripada yang setara Verilog.

Verilog.Sinyal yang mewakili bit objek yang berbeda mungkin ditugaskan lebar satu sama lain.Sinyal mewakili jumlah bit yang lebih kecil secara otomatis melangkah keluar untuk bahwa dari jumlah bit yang lebih besar, dan tidak bergantung pada apakah itu adalah sinyal yang ditetapkan atau tidak.Bit yang tidak terpakai akan dioptimalkan secara otomatis pergi selama proses sintesis.Hal ini memiliki keuntungan tidak perlu model begitu secara eksplisit seperti pada VHDL, tetapi tidak berarti kesalahan pemodelan yang tidak diinginkan tidak akan diidentifikasi oleh analyzer.

 

[yakinlu]

http://www.angelfire.com/in/rajesh52/verilogvhdl.html
mungkin sangat membantu anda

 

[gliss]

... Topik ini telah pergi ke sana begitu berkali-kali.

 

[lzh08]

menguasai satu, dan mempelajari orang lain, ok!

 

[goalied00d]

Aku baru saja mulai mengambil melihat kedua bahasa beberapa hari yang lalu sejak aku hanya memesan papan FPGA dev.Kedua bahasa tampaknya mudah dipahami karena saya memiliki pengalaman pemrograman dengan c .Verilog tampak sangat mirip dengan C begitu jauh, jadi aku mungkin akan belajar itu.

VHDL masih cukup mudah dimengerti sehingga saya mungkin akan masuk ke dalam dasar-dasar setelah beberapa bulan Verilog.