VHDL SDRAM controller

[manuel1139]

Hai!

Aku akan membangun sebuah SDRAM controller dan bertanya pada diri sendiri seberapa jauh hal ini dapat disederhanakan sampai sekurang-kurangnya ada sesuatu yang bisa "melihat"?

Apakah mungkin untuk menjalankan, mengatakan 66 MHZ SDRAM, dengan kecepatan kurang?(untuk menghindari masalah pada waktu pertama kalinya) Atau apakah ini kecepatan bahwa jam harus memiliki?

Apa yang benar-benar Wold neccesssary untuk menulis 1 byte dan membacanya kembali?

Saya rasa saya harus melakukan beberapa konfigurasi pada RAM pertama.Apakah mungkin untuk membaca bahwa kata konfigurasi kembali?Entah bagaimana saya dapat memeriksa apakah RAM yang dikonfigurasi dengan benar?

Bagaimana seseorang memulai tugas seperti itu?Alat yang menurut Anda diperlukan?

Thanks & best regards
Manuel

 

[Iouri]

Hi Manuel,

Firstival Saya akan merekomendasikan pergi ke spped Anda dapat lebih cepat, yaitu pipa mengatur dan membatasi desain Anda

SDARM memberikan kecepatan dan ukuran keuntungan dibandingkan dengan SRAM, tetapi Anda memiliki siklus meledak untuk SDRAM Anda dapat meledak seluruh halaman.Itu berarti Anda harus memiliki internal FIFO dalam FPGA

Lalu Bagaimana bekerja dengan SDRAM: 1 menginisialisasi, setelah itu masuk ke IDLE dan dari idle Anda dapat menulis atau membaca.Anda akan perlu untuk membuat mesin negara untuk menangani itu.Bila Anda membuat mesin negara kecil mencoba menggunakan beberapa tahap, dalam rangka untuk mencapai kinerja yang lebih baik.Jika Anda memberikan informasi lebih rinci tentang apa yang Anda coba lakukan aku bisa memberikan lebih banyak petunjuk bagaimana untuk dilaksanakan

Kurang baik

 

[FrankCh]

Selain Iouri jawaban, apakah anda perlu mencatat siklus refresh juga.Itulah yang membandingkan tambahan SRAMs sederhana.

Ya, Anda dapat berjalan pada kecepatan yang lebih lambat, tetapi Anda perlu untuk mengurus yang menyegarkan ketika jam diperlambat.