VHDL pertanyaan

[trurl]

Hi All,

Siapapun bisa menjelaskan mengapa hal-hal berikut tidak mempersatukan?

Saya ingin menghitung berapa kali sebuah sinyal input berubah.

library IEEE;
menggunakan IEEE.STD_LOGIC_1164.ALL;
menggunakan IEEE.STD_LOGIC_ARITH.ALL;
menggunakan IEEE.STD_LOGIC_UNSIGNED.ALL;

entitas tes
Port (a: di STD_LOGIC);
ujian akhir;

arsitektur ujian tes

mulai
proses (a)
variabel counter: integer: = 0;
mulai

if (a'event) maka

counter: = counter 1;
end if;
akhir proses;
ujian akhir;Saya mendapatkan error berikut:: unsupported Clock statement.

ERROR: Xst: 797 - ".../ test.vhd "baris ...:
pernyataan yang tidak didukung Jam.

Salam.

 

[WA]

Compiler adalah yg mengeluh karena Anda tidak memiliki signal clock.

Anda entitas menambah jam masukan

PORT (a, clk: in STD_LOGIC);

Anda mencoba arsitektur ini
proses (a, clk);

if (clk'EVENT dan clk ='1 ') maka
if (a ='1 ') maka
counter: = counter 1;

ini adalah salah satu cara untuk melakukannya, masih banyak lagi walaupun.

utama adalah bahwa Anda memiliki suatu acara tetapi anda tidak memiliki kondisi dengan aktivitas.

permasalahan saya melihat bahwa Anda adalah nama baik dan entitas arsitektur-test
Saya sarankan untuk mengubah entitas testckt atau test_counter atau yang lain.

I'm curious though karena alasan Anda tidak memiliki output though?

<img src="http://www.edaboard.com/images/smiles/icon_confused.gif" alt="Confused" border="0" />Anda memilikinya namun tanpa menghitung output Anda tidak dapat melihat hasilnya.

Hope this helps
wa

 

[SkyHigh]

1.Anda telah ditentukan Anda masukan, yang, dalam sensitivitas daftar, maka Anda bahkan tidak perlu a'event.

2.Saya menganggap Anda bekerja di sebuah counter transisi pada input, a, menggunakan sirkuit asynchronous.Dalam hal ini, tidak diperlukan jam.Jam yang diperlukan bila Anda ingin merancang sirkuit sinkronis.

3.menggunakan ieee.std_logic_unsigned.all; adalah termasuk pernyataan berlebihan.mengeluarkannya.

4.it is a bad praktik menggunakan "ujian test".jika anda mau, gunakan "test_rtl dari ujian", atau "perilaku test".

5.Anda tidak dapat mempersatukan pra-tugas "variabel counter: integer: = 0;" dan terburuk jika Anda menetapkan dalam proses.kode Anda bekerja dalam simulasi, akan tetapi gagal dalam sintesis.berpikir lagi, bagaimana sebuah perangkat keras yang anda harapkan untuk memiliki standar nilai dalam kawat?bila anda desain sirkuit digital dengan hdl, anda harus berpikir keras.

Anda dapat mendeklarasikan variabel counter: integer tetapi setelah arsitektur sebelum memulai.
Maka Anda menetapkan counter: = 0; tetapi setelah mulai sebelum proses.
Dengan cara ini, anda harus secara eksplisit menetapkan itu di luar proses.Sintesis alat akan melihat ini sebagai standar nilai yang disimpan dalam Lut atau SRAM.

Anda memiliki panjang jalan sebelum Anda master VHDL.

 

[trurl]

Thanks orang.

Ini adalah pertama kali saya melakukan sesuatu dengan VHDL.Sesungguhnya, saya perlu merancang sebuah transisi di counter prediksi.

BTW, Anda dapat memberitahu apapun baik buku tentang VHDL untuk mendapatkan kecepatan upto segera?

Salam.

 

[SkyHigh]

Untuk pemula, saya sarankan
"VHDL dari Analisis dan Modeling Sistem Digital", Navabi Zainalabedin

Tidak seperti buku lainnya (yang menganggap mereka sebagai junks yang OK untuk simulasi tetapi gagal untuk mempersatukan), buku ini memberikan landasan yang baik, tidak bullshits mengajar, baik contoh dan pengajaran yang tepat sesuatu dari awal, dan selanjutnya akan membawa Anda ke tingkat lanjutan Anda melebihi derajat.

Suatu hari, jika anda ingin menjadi pro dalam VHDL, ini adalah 2 baik sungguh-sungguh buku yang saya sarankan:
1."Designer's Guide to VHDL", Peter J. Ashenden
2."VHDL untuk Desainer", Lennart Lindh, Stefan Sjoholm

Untuk batas waktu ini, mereka terlalu serius mendalam bagi Anda untuk belajar.

Rahasia untuk melakukan pemrograman VHDL baik untuk modelling, simulasi dan sintesis pertama adalah untuk dapat sepenuhnya memahami sirkuit dan sistem fundamantals digital.
Bagaimana satu merancang perangkat keras ketika ia bahkan tidak mengerti cara kerjanya?

 

[trurl]

Kebetulan, apakah Anda memiliki buku-buku ini dalam bentuk elektronik?

Salam.

 

[SkyHigh]

Aku digunakan untuk men-download ebooks menggunakan program yang disebut P2P emule.Saya telah berhenti menggunakannya karena saya lebih suka mendapatkan diriku yang dicetak menyalin dari toko buku.Namun, Anda bisa mencoba mencari mereka.Jika anda lebih berani untuk membaca buku, mungkin Anda bisa mulai menjelajahi sendiri dalam Ashenden atau Sjoholm
dari buku.

 

[darylz]

bila Anda menggunakan alat untuk mempersatukan desain Anda, Anda harus kown apa pola dapat dikenali oleh terlebih dahulu.
fokus perhatian lebih pada pola kode pls.

 

[WA]

Anda dapat mencoba topik ini.

Saya memiliki buku ini dalam hard copy dan saya menemukan diri saya sangat bagus untuk pemula.

http://www.edaboard.com/viewtopic.php?t=63048&highlight=vhdl digital

Hope this helps
wa

 

[river78]

i think u perlu memahami bagaimana counter beroperasi?
Ia sering comose beberapa FF clk sehingga perlu untuk mengirimkan sinyal ke keluaran count.