VHDL kode untuk Binary BCD

[BB11]

Ada yang bisa silahkan posting kode untuk konversi biner ke BCD dalam VHDL???? sangat membutuhkannya!

 

[barkha]

Link: [url = http://jjmk.dk/MMMI/Lessons/06_Arithmetics/No6_Conversion/Index.htm] Konversi [/url] mungkin berguna [COLOR = "Silver"] [SIZE = 1] ----- ----- Pos ditambahkan pada 19:24 ---------- Previous post berada di 19:23 [/SIZE] ---------- [/COLOR] [url = http :/ / jjmk.dk/MMMI/Lessons/06_Arithmetics/No6_Conversion/Index.htm] Konversi [/url] lihat link ini

 

[BB11]

berkat barkha ..... u bisa posting kode untuk BCD ke 7 segmen dan ALU progrm untuk penambahan dan pengurangan dengan OVERFLOW dan BAWA? ........... mendesak PLSSSSSSSSSS

 

[barkha]

beberapa link yang berguna [url = http://www.eng.auburn.edu/ ~% 20Logic xugefu1/4200_GTA/Combinational%% 20Design 20 (II) / 2-2.htm] kode VHDL untuk BCD ke 7-segmen decoder [ / url] [url = http://vhdlguru.blogspot.com/2010/03/vhdl-code-for-bcd-to-7-segment-display.html] VHDL coding Tips dan trik: VHDL kode untuk BCD ke 7 -segmen tampilan converter [/url] [url = http://objectmix.com/vhdl/190269-implementing-alu-overflow-detection-ability.html] ALU MELAKSANAKAN DENGAN KEMAMPUAN OVERFLOW DETEKSI - Aplikasi Forum di ObjectMix.com [/url] http://www.coe.uncc.edu/ ~ amukherj/INTRO2VHDL/alu.eg1.pdf bit alu menggunakan VHDL [/url] Ini akan baik jika Anda mencoba desain dan kode oleh diri Anda terlebih dahulu dan kemudian melihat kode lain

 

[jimjim2k]

Hi modul add3 (, keluar); masukan [03:00] di; output [03:00] keluar; reg [03:00] keluar; selalu @ (dalam) kasus (di) 4'b0000: keluar

 

[Kepsz]

Saya mencoba untuk menerapkan metode ini dari biner ke BCD percakapan: Menggunakan shift 3x -> add + 3 jika grather dari 5 -> pergeseran 1x metode.

 library IEEE; IEEE.STD_LOGIC_1164.ALL digunakan; ieee.numeric_std.all digunakan; hex_to_bcd entitas adalah port (CLK_in: di std_logic; INPUT: di std_logic_vector (15 downto 0)); hex_to_bcd akhir; Perilaku arsitektur dari hex_to_bcd adalah sinyal bcd_0: std_logic_vector (0 sampai 19); sinyal bcd_1, bcd_2, bcd_3, bcd_4, bcd_5: std_logic_vector (0 sampai 4); sinyal int_1, int_2, int_3, int_4, int_5: kisaran bilangan bulat 0-32; mulai Proses (CLK_in, INPUT ) mulai if (rising_edge (CLK_in)) kemudian bcd_0