Verifikasi untuk newbie

[Jennis]

Halo Teman, Saya telah bekerja pada aliran ASIC (sintesis misalnya, sta, DFT, PNR), untuk proyek berikutnya saya akan terlibat dalam verifikasi desain. Saya tidak punya pengalaman dalam bidang ini. Bisakah orang memberikan beberapa ide bagaimana untuk memulai. Aku akan bekerja pada VCS simulator digital menggunakan bahasa Verilog. Apakah ada buku atau bahan yang dapat memberikan titik awal yang baik atau pedoman untuk menciptakan model verifikasi? Setiap jenis saran akan sangat dihargai.

 

[pini_1]

Silakan lihat: "Proyek ini menerapkan lapisan bawah stack TCP / IP standar berdasarkan kode bebas dari University of Queensland ... Verifikasi menggunakan Verifcation specman untuk pergi" [url = http://bknpk.no-ip.biz / my_web/IP_STACK/start_1.html] VHDL, Verilog, desain, verifikasi, script, url ...[/] Tips verifikasi Beberapa, terutama untuk specman, .... [Url = http://bknpk.no-ip.biz/my_web/MiscellaneousHW/MiscellaneousHW.html] VHDL, Verilog, desain, verifikasi, script, url ...[/]

 

[tariq786]

Hai Saya pikir Anda harus menguasai bahasa Verilog terbaik untuk Anda dan kemudian SystemVerilog untuk verifikasi. Ini akan mempersiapkan Anda dasar. Semoga membantu.

 

[pini_1]

Saya ingin menambahkan proyek lain studi: "Berdasarkan VHDL sederhana UART, saya membuat sebuah EVC DUT verifikasi kecil ini pertama kali diuji, menggunakan GHDL dan kode dapat diambil dari lokasi ini - UART DUT ...." [Url = http://bknpk.no-ip.biz/my_web/MiscellaneousHW/UART/uart_tx_specman_1.html] VHDL, Verilog, desain, verifikasi, script, url ...[/]

 

[shanmugaveld]

Periksa [url = http://www.testbench.in] WWW.TESTBENCH.IN [/url] di mana Anda dapat memahami konsep-konsep verifikasi

 

[ljxpjpjljx]

Anda perlu tahu tentang metodologi OOP dan akrab dengan C / bahasa C + + / SV / SC untuk lebih memverifikasi DUT!

 

[gck]

Hai, Berikut ini adalah buku, saya ingin menyarankan, Menulis testbenches: verifikasi fungsional model HDL Dengan Verifikasi Janick Bergeron adalah suatu seni. Proses Berpikir untuk verifikasi adalah cara yang berbeda dari desain. Buku ini telah banyak membantu saya untuk beralih antara Desain untuk Verifikasi. Anda minimal pastikan Anda membaca Bab 2. Yang akan memberikan Anda ide, apa yang harus dicari.

 

[blooz]

SystemVerilog untuk Verifikasi, edisi kedua Tombak Chris Buku ini merupakan pengenalan pada fitur testbench dari bahasa SystemVerilog. Hal ini dimaksudkan untuk siapa saja yang mengetahui dasar Verilog (1995) dan kebutuhan untuk memverifikasi desain. Ini mencakup lebih dari 400 contoh h ** p: / / chris.spear.net / SystemVerilog /