verifikasi metodologi yang digunakan?

[vlsichipdesigner]

hi desainer,

meminta Anda untuk melemparkan beberapa cahaya pada verifikasi metodologi yang akan digunakan untuk chip

* Apa yang terbaik verifikasi bahasa yang akan digunakan?
* All i apa perlu berhati-hati untuk desain terbaik saya testbench dan menjadi portable, scalable di keripik sehingga saya dapat kembali menggunakan maksimum.
* Cara untuk memverifikasi IP
dari pihak ke-3

Your thoughts / wawasan untuk verifikasi metodologi diperlukan.

Kontak doa,
belajar chip desain bebas tanpa biaya sama sekali!

chip desain yang dibuat mudah

http://www.vlsichipdesign.com

 

[ljxpjpjljx]

Sistem sekarang Verilog sangat baik untuk verifikasi, OVM dan VMM, dua verifikasi metodologi ini dapat anda lihat!
Walaupun jika Anda desain yang terkait dengan beberapa algothrim, anda dapat menggunakan Sistem C untuk membangun pemodelan Anda!

 

[dtn_me]

Baru-baru ini memiliki kecenderungan Sistem Verilog verifikasi sebagai bahasa untuk meningkatkan dan mudah dibawa kembali dari TBC fitur.Untuk berkomunikasi antara berbagai lapisan dari TBC, OVM metodologi adalah pilihan.

 

[ljxpjpjljx]

Namun, hingga kini beberapa perusahaan menggunakan metodologi baru!

 

[amar2k904]

Hai,

Verifikasi metodologi untuk memilih desain tergantung pada masalah ini.

1] kompleks Algorithmic desain
desain dapat di systemc / Verilog / vhdl
Anda dapat membangun testbench di systemc untuk memverifikasi algorithmic model

Setelah Anda memverifikasi algoritma, dikonversi ke dalam RTL menggunakan beberapa perilaku
sintesis alat.RTL yang dikonversi lagi dapat diverifikasi dengan
systemc testbench yang digunakan untuk memverifikasi behaviural algorimic model.
Anda juga dapat menggunakan testbench sama untuk GLS juga.
2] kompleks sdigital desain pemrosesan sinyal
metodologi yang sama di atas dapat digunakan.
Orang juga menggunakan Matlab dalam hal ini

3] Lainnya desain
Kami memiliki berbagai HVLS dan metodologi tersedia saat ini.

buaya adalah comletely mentransformasikannya menjadi systemverilog
e specman akan ada untuk beberapa waktu.

Jika desain yang baru, maka itu lebih baik untuk selalu menggunakan
systemverilog berbasis verifikasi metodologi OVM, VMM

kedua metodologi yang handal dan mempunyai dukungan.
Sejak kedua metodologi menggunakan inti systemverilog
bahasa we dont ada masalah bahasa.

Bila Anda membandingkan openvera dan specman e, keduanya benar
bahasa yang berbeda dan metodologi yang dibangun pada mereka yang bertentangan.
systemverilog solves that problem.masyarakat dapat membangun sendiri metodologi
inti systemverilog menggunakan bahasaSystemverilog adalah masa depan verifikasi.

BR
Amar

 

[anant]

Kedua VMM & OVM yang baik untuk merancang testbenches menggunakan systemVerilog.
ovm mendukung semua bahasa yang populer tiga systemVerilog, SystemC dan e.
vmm hanya mendukung systemVerilog & berjalan dengan VCS saja.

 

[dtn_me]

Ya.Anda dapat mengatakan bahwa metodologi yang kami pilih akan bergantung pada alat atau vendor.
Jika kita menggunakan Synopsys VCS, kami mungkin harus memilih VMM.Jika kita dengan Mentor, OVM adalah pilihan.

 

[powell_chow]

Saya mengetahui sedikit tentang verifikasi.Tapi, saya pikir SystemVerilog adalah pilihan terbaik verifikasi.

 

[paulki]

Hai,
Berdasarkan Alat biaya, keunikan (dalam hal baik dan Desain Verifikasi) Sistem Verilog adalah pilihan # 1, terdapat alat-alat yang tersedia di pasar untuk perilaku Sintesis (cadence ke Silicon-C).SO ini dapat membantu Anda dari Arsitektur - Desain-Verifikasi penutupan dengan mudah.

Paul

 

[ashiram]

Sekarang menjadi daya, Systemverilog telah menjadi sangat populer untuk verifikasi fungsional.
Sebagian besar perusahaan mengubah mereka Verilog tes bench untuk menguji sistem Verilog bench.
OOPS banyak banyak konsep yang diperkenalkan di systemverilog untuk mencapai reuseability data objek

Terima kasih,
RAM

 

[jayTudu]

Menggunakan open source tool ....ini benar-benar sangat dingin .......

Go for Vis alat.Vis LTL adalah untuk memeriksa dan CTL model .......