N
Nikolai
Guest
Selama tingkat rendah sintesis dalam Xilinx, yang diduga sedang tristates diganti dengan pull up.Apa bedanya ini masuk dalam desain?
Untuk desain yang sama, selama pasca simulasi PAR ...awalnya saat tidak ada masukan yang diterapkan, semua output adalah "11111111" ketika mereka seharusnya menjadi "UUUUUUUU".Bagaimana mungkin?
Untuk desain yang sama, selama pasca simulasi PAR ...awalnya saat tidak ada masukan yang diterapkan, semua output adalah "11111111" ketika mereka seharusnya menjadi "UUUUUUUU".Bagaimana mungkin?