Tolong bantu menggunakan file sdf di Synopsys dan ModelSim?

[program]

Hi setiap saya menghitung Area, daya dan waktu di ASIC menggunakan Synopsys Desain Kompilator dan ModelSim. Setelah Anlyzing dan mengelaborasi desain kemudian menerapkan kendala dan Kompilasi, saya menyimpan file sdf (menggunakan Compiler Design) sebagai berikut:. write_sdf / SYNOPS / SUMBER / test_defult.sdf saat saya menggunakan Command ModelSim: [/ . B] vsim-sdfmax / kkk_tb / UUT = / SYNOPS / SUMBER / test_default.sdf work.kkk_tb saya mendapat Kesalahan berikut: ** Error: (vsim-SDF-3250) / SYNOPS /. SUMBER / test_default.sdf (60): Gagal untuk menemukan contoh '\ output_reg [0]'. . . ** Error: (vsim-SDF-3250) / SYNOPS / SUMBER / test_default.sdf (57):. Gagal menemukan contoh '\ x0_reg [0]'. Harap saran?? terima kasih

 

[program]

Hi saya bisa memecahkan masalah dengan menghapus baris berikut dari kode saya: change_names-aturan Verilog-hirarki berkat

 

[wsong0210]

I dont think itu sebenarnya jawabannya. Pastikan tidak ada perintah antara menulis dan write_sdf dalam naskah sintesis Anda

 

[ljxpjpjljx]

ya, silakan cek naskah sintesis sebelum Anda menjalankan!