Tentang formalitas

[varkylin]

hi semua
kita punya blok, maka kode ini:
-------------------------------------------------- ---------------
modul top (..);
input mem_out;
.
.
.
float_mem float_mem (
. mclk (mclk),
. mem_out (mem_out),
.
.
)

endmodule

modul float_mem ();

output mem_out;

endmodule
-------------------------------------------------- -------------------
dan kita membuat kesalahan.mem_out sinyal adalah sinyal keluaran dari
yang float_mem, tapi di atas modul, sinyal adalah sebagai masukan sinyal.
dan kami mensintesis, kesalahan tidak ditemukan.sama, lakukan formalitas.
kode HDL sesuai dengan kode disintesis.
Sekarang, saya punya pertanyaan, jika kita dapat menemukan masalah ketika melakukan formalitas.
dan bagaimana mengkonfigurasi alat formalitas.
terima kasih banyak

 

[varkylin]

Apakah ada yang tahu?plz beri aku nasihat.3x