Tambahan unit setelah sintesis

[sheikh]

Hello Dears Aku menulis kode VHDL dan kemudian sintesis itu. Hasil sintesis mengandung unit yang tidak dalam jalur data saya. (Pada gambar terlampir, antara ADD / SUB dan register yang terhubung). itu adalah FD (a D_ff 32 bit), Bisakah anda jelaskan, mengapa ISE menghasilkan unit ini setelah sintesis? dan bagaimana saya bisa mengubah kode berikut yang, ADD / SUB terhubung ke REG_4 secara langsung? Salam Mostafa [ATTACH = CONFIG] 80.592 [/ATTACH] [KODE] mux4: mux_2x1_32bit pelabuhan peta (INPUT 1 => C1_sig, INPUT2 => C3_sig, SEL => Select_1, OUTPUT => out_mux4_sig), proses (CLK) mulai if (CLK = '1 'dan clk'event) maka jika add_sub_0 = '0' maka out_Add_sub_1_sig CLK, Rout => C4_sig); [/CODE]

 

[ads_ee]

sheikh, out_Add_sub_1_sig adalah register, yang Anda diikuti dengan contoh REG32_bit Anda. Sytnthesis menghasilkan apa yang Anda dikodekan. Saya tidak melihat masalah. Jika Anda tidak ingin ekstra mendaftar menghapus contoh Reg_4 dan melakukan tugas C4_sig