synopsys aliran desain

A

alpeshchokshi

Guest
hello friends,
i would like to know the synopsys desain mengalir secara rinci.
Juga apa yang harus saya lakukan untuk memperbaiki desain untuk kecepatan tinggi?
can anybody explain me?
Thanks in advance

 
Untuk Synopsys:
VCS untuk VHDL / Verilog fungsional verifikasi => DC untuk sintesis => Waktunya untuk Primetime => ICC untuk pelaksanaan fisik => HSpice IC untuk simulasi
I guess untuk meningkatkan kecepatan atau untuk meningkatkan desain keseluruhan Anda dapat kembali pos-catatan pelaksanaan fisik hulu untuk informasi lebih akurat synethesis dan penempatan.

 
hei
jika saya ingin menggunakan modul synopsys designware untuk meningkatkan kecepatan
bagaimana cara menggunakannya?
Saya ingin menggunakan blok DW02_prod_sum

 
menggunakan
compile_ultra

membiarkan DC memilih implementasi terbaik untuk Anda.
instatiate oleh Anda sendiri tidak selalu yang terbaik untuk dilakukan.

Jika Anda benar-benar ingin melakukan kecepatan tinggi desain (desain kecil), anda perlu melakukan kustom desain (desain analog).Misalnya, RAM desain adalah kecepatan tinggi, yang biasanya dilakukan dengan menggunakan kustom desain mengalir.

 
hai
thanks for ur reply.
tetapi saya ingin melakukan perbaikan di bawah kode untuk kecepatan dengan menggunakan designware ip
but i dont know cara memberi contoh.
sebenarnya saya ingin mengganti disorot baris kode di bawah ini dengan inbuild ip.
yang merupakan jumlah produk dan istilah equiavlent ip adalah DW02_prod_sum.
so please let me know if u hv ada pedoman./ Ini adalah sederhana fungsi kubik
/ /

modul cube (clk, reset, din, dout, waddr, wstrobe, wdata, rdata);
input clk, reset;
input [15: 0] din;
output [15: 0] dout;
input [1: 0] waddr;
masukan wstrobe;
input [15: 0] wdata;
output [15: 0] rdata;

/ /
/ / Ini adalah satu set dari register ...
/ /
reg [15: 0] coef [0:3];
integer x;

/ / Grendel yang koefisien dari bis ...
always @ (posedge clk)
mulai: blockc

if (reset == 1) mulai
coef [0] = 0;
coef [1] = 0;
coef [2] = 0;
coef [3] = 0;
x = 0;
akhir lain mulai
if (wstrobe == 1) coef [waddr] = wdata;
x = din;
akhir
akhir

menetapkan rdata = coef [waddr];

kawat [15:0] cf0, cf1, cf2, cf3;
reg [15:0] t1, t2, T3, T4, T5;
integer Singkatnya, c0, c1, c2, c3;
menetapkan cf0 = coef [0];
menetapkan cf1 = coef [1];
menetapkan cf2 = coef [2];
menetapkan cf3 = coef [3];

always @ (posedge clk)
mulai

t1 <= x * x * x * cf3;t2 <= x * x * cf2;T3 <= x * cf1;T4 <= cf0;T5 <= 32'h00008000;sum <= t1 t2 T3 T4 T5; akhirmenetapkan jumlah dout = [31:16];
endmodule

 
Mengambil melihat dokumen ini di situs synopsys.Memberikan banyak contoh untuk kedua vhdl dan Verilog.Instantiating designware blok sedikit rumit.Anda perlu melakukannya beberapa kali untuk mendapatkan lebih nyaman dengannya.Apa yang membuat mereka bahkan lebih rumit adalah bahwa Anda dapat melewati parameter yang berbeda dengan model setelah Anda memberi contoh mereka untuk membuatnya lebih cocok untuk desain.www.synopsys.com/products/designware/ docs / doc / dwf / datasheets / dwf_using.pdf

 
ya saya telah menelusuri synopsy dokumentasi,
tetapi tidak jelas bagi saya untuk memberi contoh bagaimana dengan ip?
thats the point i would like to ask?

 
menunjukkan contoh:
always @ (posedge count)
mulai: bon / / nama prosedur
/ * Synopsys sumber billspecial;
map_to_module = "dw01_inc"
menerapkan = "CLA";
ops = "greasedincr"; * /
count = count 1;
akhir

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top