SYnchronus atau desain ulang Asynchronus perangkat FPGA?

[tnguyens]

Dalam FPGA desain, tidak ada DFT / Scan penyisipan jadi saya berpikir untuk menggunakan reset sinkron untuk semua FF's.Apakah ada yang melihat ada masalah pada desain ulang synchronus ini dalam perangkat FPGA?

Terima kasih

 

[asic_bh]

di reset sinkron jam sah harus dilakukan sebelum berlaku u reset.

 

[vcnvcc]

Saya pikir Anda harus menggunakan sync.reset.Karena FPGA Design Anda bekerja pada bilang x mhz, n async.reset bisa datang kapan saja, n melanggar waktu.

Karena sync.wont be reset ada waktu ada pelanggaran ...

 

[funster]

menggunakan sinkron dalam FPGA adalah metode yang baik,

kita selalu melakukannya dalam proyek kami.

salam

tnguyens wrote:

Dalam FPGA desain, tidak ada DFT / Scan penyisipan jadi saya berpikir untuk menggunakan reset sinkron untuk semua FF's.
Apakah ada yang melihat ada masalah pada desain ulang synchronus ini dalam perangkat FPGA?Terima kasih

 

[echo47]

Async reset sulit untuk melaksanakan terpercaya, dan sumber daya mengkonsumsi reset sync, jadi saya hampir tidak pernah menggunakan ulang eksternal dalam proyek.The FPGA otomatis menginisialisasi semua konfigurasi gagal saat.Aku desain modul logika saya sehingga dalam beberapa kasus run-time tak terduga marah, logika secara alami jatuh kembali ke operasi normal (bukan terjebak dalam keadaan yang tidak valid).

 

[sawaak]

echo47 wrote:

Async reset sulit untuk melaksanakan terpercaya, dan sumber daya mengkonsumsi reset sync, jadi saya hampir tidak pernah menggunakan ulang eksternal dalam proyek.
The FPGA otomatis menginisialisasi semua konfigurasi gagal saat.
Aku desain modul logika saya sehingga dalam beberapa kasus run-time tak terduga marah, logika secara alami jatuh kembali ke operasi normal (bukan terjebak dalam keadaan yang tidak valid).

 

[jjww110]

i selalu menggunakan asyn ulang di proyek saya!!

 

[s0shinde]

Yang terbaik adalah menggunakan async reset dengan sinkronisasi asertion dan penghapusan.

 

[bansalr]

Ya saya setuju bahwa dalam FPGA tidak perlu reset.karena semua sel logika akan didefinisikan initilized dengan negara.

Sync dan async itu sendiri memiliki kelebihan dan kekurangan.

tetapi memiliki async reset deassertion penegasan async dan sinkronisasi sebagaimana dimaksud dalam posting sebelumnya

 

[sheik_vb]

Saya selalu menggunakan Async.ulang dalam FPGA.

 

[Thinkie]

Gunakan Async ulang, tetapi sinyal reset harus serentak dihasilkan.Hal ini sangat berbeda dari syncrhonous reset

 

[vcnvcc]

halo bansalr,
can u melalui beberapa cahaya pada "penegasan Asynch ulang asynch tapi sync deassertion ?????

 

[leongch]

Thinkie wrote:

Gunakan Async ulang, tetapi sinyal reset harus serentak dihasilkan.Hal ini sangat berbeda dari syncrhonous reset

 

[bansalr]

sebenarnya dari async reset deassertion harus disinkronisasi wrt to CLK dan digunakan untuk menghindari pelanggaran terhadap penghapusan ulang waktu.

 

[s0shinde]

contoh kode:

selalu @ (posedge CLK atau negedge Resetn)
mulai
if (! Resetn)
mulai
rstn <= 1'b0;
async_rstn <= 1'b0;
akhir
lain
mulai
rstn <= 1'b1;
async_rstn <= rstn;
akhir
akhir

Gunakan ini untuk me-reset aync_rstn jepit.Contoh:

selalu @ (posedge CLK atau negedge async_rstn)
mulai
if (! async_rstn)
q <= 1'b0;
lain
q <= d;
akhir

 

[hoangthanhtung]

s0shinde wrote:

contoh kode:selalu @ (posedge CLK atau negedge Resetn)

mulai

if (! Resetn)

mulai

rstn <= 1'b0;

async_rstn <= 1'b0;

akhir

lain

mulai

rstn <= 1'b1;

async_rstn <= rstn;

akhir

akhirGunakan ini untuk me-reset aync_rstn jepit.
Contoh:selalu @ (posedge CLK atau negedge async_rstn)

mulai

if (! async_rstn)

q <= 1'b0;

lain

q <= d;

akhir

 

[vcnvcc]

metode saya menegaskan ulang reset Asynchronously dan serempak deasserting ini

mendaftar ulang bahwa sinyal yang datang dari luar .... sekarang u ATAU yang terdaftar dengan input sinyal lainnya benar .... saya jika salah im ..

 

[s0shinde]

Hello vccvnc,
Fungsi Anda disarankan adalah sama dengan saya.Ditambahkan setelah 8 menit:Hello vccvcn,
Satu-satunya masalah dengan sirkuit Anda adalah bahwa, jika penundaan bagi 2 input dari gerbang OR berbeda, akan ada beberapa gangguan diproduksi, seperti terhadap sirkuit di mana saya telah disebutkan.Jika ada gangguan di aynchronous masukan itu sendiri, mereka akan hadir pada output dari rangkaian kami berdua.Tidak ada terhadap sirkuit Anda, hanya ingin menunjukkan itu kepada Anda.

Terima kasih
s0shinde

 

[vcnvcc]

oh Thanks Mr.Shinde