Sudah punya FPGA kompiler, mengapa perlu Desain Kompilator (DC)?

[dd2001]

Sudah punya FPGA kompiler, mengapa perlu Desain Kompilator (DC)?apa perbedaan?

 

[buzkiller]

DC adalah untuk sintesis ASIC, FPGA Kompilator adalah untuk sintesis FPGA.

salam,
Buzkiller.

 

[SVTONY]

Dapat mendesain kompilator melakukan sintesis FPGA?Maksud saya jika ada
sel perpustakaan bagi perangkat FPGA, bisa kita gunakan DC
bukan FPGA kompilator.Saya lebih familar dengan tradisional
skrip daripada grafis GUI.

 

[z81203]

Anda dapat melakukan itu, tapi itu bukan pilihan yang baik.
DC adalah untuk ASIC gerbang, FC adalah untuk FPGA & EPLD's clb.

 

[Armer]

Saya berterima kasih bahwa Anda akan gagal untuk melakukan itu!FPGA dan asic 's sintesis berbeda.
Mengapa syno & sys's asic sintesis adalah alat terbaik dan FPGA itu compiler bukan yang terbaik?prinsip sintesis FPGA asic dan begitu berbeda!

 

[shell3]

Sintesis untuk FPGA dan ASIC algoriths memerlukan sama sekali berbeda.Jadi dua
alat yang differents.

 

[S0933263236]

Design-Compiler dengan perpustakaan FPGA dapat melakukan sintesis FPGA.Tapi Kualitas Hasil (QoR) tidak baik.Untuk ASIC (cell-base) DC dan Incentia dapat melakukan pekerjaan yang baik.Untuk FPGA, pilihan pertama adalah Synplify Pro.<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />

 

[Lipton]

Pada dasarnya FPGA Kompilator adalah versi tweak DC untuk sintesis FPGA.
Synopsys tidak pernah berusaha mengembangkan mesin FPGA murni.

 

[Armer]

Saya tidak berpikir bahwa hanya FPGA adalah versi tweak dc_compile, Synopsys FPGA murni memang mengembangkan mesin!

 

[Lipton]

Sulit untuk percaya bahwa sama insinyur yang melakukan pekerjaan yang baik di mesin ASIC, whould melakukan hal seperti bang-up pekerjaan di FPGA.Pasti beberapa tweak cepat.

 

[joe2moon]

Buzkiller mengatakan "DC adalah untuk sintesis ASIC, FPGA Kompilator adalah untuk sintesis FPGA."

Ya.
Karena peta ASIC akhirnya sintesis sel standar, dan merupakan masalah multi-level optimasi logika.
Sebaliknya, sintesis FPGA akan dipetakan menjadi sel dasar (unit) dari arsitektur FPGA spesifik, dan merupakan masalah logika 2-tingkat optimasi.

Salah satu perbedaan utama adalah: hampir setiap standar sel hanya memiliki satu output port (tidak peduli berapa banyak input port sel ini memiliki) tapi dasar unit FPGA biasanya memiliki beberapa output.
Jadi algoritma terbaik untuk ASIC sintesis adalah bukan yang terbaik untuk FPGA.
Dan untuk NP-masalah sulit, tidak ada "terbaik" solusi, hanya "optimal" ada.

<img src="http://www.edaboard.com/images/smiles/icon_surprised.gif" alt="Surprised" border="0" />id:
Tentu saja, Anda dapat menggunakan Desain Kompilator untuk melakukan sintesis FPGA atau menggunakan FPGA Kompilator untuk melakukan sintesis ASIC, jika kendala (wilayah & waktu) sangat mudah untuk bertemu.

 

[mami_hacky]

Kemudian, Apakah mungkin untuk melakukan Fisik Sintesis dan optimasi untuk Synopsys FPGAs menggunakan Tools?Apa Asics?

 

[kwkam]

FPGA ini berbeda dengan ASIC.

Di dalam FPGA, semua fungsi blok adalah tetap.Compiler yang digunakan untuk rute blok ke dalam urutan yang benar.Ada mengapa kita perlu besar chip FPGA untuk mengimplementasikan logika kecil.

Untuk ASIC, kami memiliki banyak kebebasan untuk untuk pekerjaan

 

[joe2moon]

[quote = "mami_hacky"] Lalu, Apakah mungkin untuk melakukan Fisik Sintesis dan optimasi untuk Synopsys FPGAs menggunakan Tools?Apa Asics? [/ Quote]

Ya.Anda dapat menggunakan teknik sintesis fisik untuk melakukan sintesis FPGA.

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />Sebenarnya, $ ynplicity telah membuat ide ini menjadi produk (@ mplify pengoptimasi fisik).

Menggunakan informasi fisik selama optimasi (yaitu melakukan optimasi logika & penempatan pada waktu yang sama) majorly fokus pada waktu penutupan.
Sebagai proses penyusutan atau dalam kasus arsitektur FPGA, penundaan kawat tumbuh lebih lama daripada sel / gerbang penundaan.
Biasanya, logika synthesizer delay propagasi perkiraan berdasarkan beban kawat-model, dan kawat loading (dan karena itu kawat penundaan) akan sangat berbeda setelah backend alat P & R melakukan P & R.

Dalam rangka untuk mencapai "waktu konvergensi" lebih cepat, $ ynopsys, $ ynplicity, M (at) gama, ...alat venders EDA ini telah memperkenalkan cara baru untuk melakukan optimasi logika.
Phy $ ical kompiler, @ mplify pengoptimasi fisik dan Bl (at) st chip (keuntungan berbasis sintesis) adalah alat-alat ini.

Tapi ingat: phy $ ical kompilator masih memecahkan "ASIC sintesis" (yaitu beberapa logika tingkat optimasi) masalah!Bukan "FPGA sintesis" (yaitu dua tingkat optimasi logika) masalah!

Pemetaan & optimasi kinerja phy $ ical kompiler harus tetap miskin dari $ ynpilfy pro (dan, tentu saja @ mplify) dalam sintesis FPGA.