SRAM berbasis FPGA untuk toleransi kesalahan

[rahulmlokurte]

Aku ingin tahu di mana tepatnya sel SRAM yang hadir di FPGA?

 

[shaiko]

FPGA yang dibuat oleh Altera dan Xilinx memiliki KAIN utama dibangun dari sel-sel SRAM. Combinatorical logika diimplementasikan dengan menggunakan sel-sel. Actel di sisi lain menggunakan teknologi FLASH bukan SRAM - kekuatan non volatile dan kurang lapar. Namun, proses pembuatan SRAM biasanya lebih maju (dalam kisaran nm) yang yeilds kepadatan logika lebih tinggi dan memungkinkan kecepatan yang lebih besar.

 

[rahulmlokurte]

Terima Anda Shaiko, tapi aku butuh informasi khusus tentang Xilinx Virtex-5 FPGA.Where kita menemukan sel-sel SRAM dalam itu?

 

[shaiko]

Sekali lagi, Tidak peduli apakah itu Spartan 3 / Spartan 6 / Virtex 6 / Virtex 7 atau Virtex 5 Anda tertarik SRAM bukan "fitur" dari perangkat atau sesuatu yang perangkat "yang ditawarkan" seperti mp3 player di mobil. Sel SRAM membuat kain FPGA sebenarnya! Silahkan baca ini: [url = http://www.1-core.com/library/digital/fpga-architecture/] FPGA Arsitektur Ikhtisar [/url]

 

[rahulmlokurte]

Terima kasih shaiko. situs yang Anda sebutkan itu membantu!

 

[shaiko]

Tentu - senang untuk membantu. "SRAM berbasis FPGA toleransi kesalahan" - apa yang toleransi kesalahan yang Anda cari? Apakah ada alasan tertentu Anda memutuskan untuk pergi dengan Virtex 5?

 

[rahulmlokurte]

Dalam proyek saya, saya mengasumsikan bahwa Lut adalah terjebak di faults.Using teknik BIST, saya telah mendeteksi bahwa ada faults.Now saya perlu untuk mendiagnosa dan memperbaiki seperti jenis kesalahan. Karena availabilty dari Virtex-5 di perguruan tinggi, saya pergi dengan itu. Bisakah Anda menyarankan saya beberapa buku atau link yang akan membantu.?

 

[shaiko]

Tentu, saya dapat reccomand beberapa buku bagus. Tolong beritahu saya tahu apa yang tingkat pengetahuan Anda. Apakah Anda akrab dengan dasar-dasar digital circuitly (sandal jepit, muxes, Decoder, gerbang logika, ram ...)? Apakah Anda punya pengalaman dengan VHDL atau Verilog?

 

[rahulmlokurte]

Ya, Saya kenal dengan logika digital. Aku tahu VHDL dan Verilog baik. Kami memiliki subjek yang ada di kami academic.Please menyarankan saya tentang diagnosis kesalahan dan toleransi kesalahan.

 

[shaiko]

Sebelum reffering literatur ... Jika Anda 100% yakin bahwa kesalahan bukan hasil dari kesalahan desain - saya sarankan Anda coba berikut ini: 1. Baca laporan sintesis dan mencari pelanggaran waktu 2. Cobalah untuk menurunkan kecepatan clock untuk melihat apakah itu membantu. 3. Menggunakan alat ISE - mengoptimalkan sintesis untuk kecepatan. 4. Mengintegrasikan kode koreksi kesalahan ke dalam desain Anda (Hamming adalah yang paling sederhana). 5. Gunakan generator CRC untuk memeriksa kesalahan. Jika Anda interkoneksi FPGA untuk komponen eksternal dan desain yang berjalan pada kecepatan tinggi mungkin sinyal PCB masalah integritas. Pastikan bahwa I / O pengaturan penyangga diatur dengan benar. Sekarang, literatur: http://www.chrec.org/pubs/AERO10_B5b.pdf (sebuah artikel yang menarik). "Sebuah VHDL Primer" - Bhasker (titik awal yang baik untuk bersandar VHDL). "Panduan Designer untuk VHDL" (sebuah buku yang lebih maju dan sangat baik). Tapi pertama - PASTIKAN BAHWA DESAIN ADALAH 100% BENAR!