Soc Desain Flow?

[incognito]

Apa yang biasanya digunakan (softwares, keripik) untuk Soc desain flow.

Salam

 

[Jakal]

@ @ lter menyediakan "SOPC Builder" perangkat lunak.
Chips misalnya Triscend, @ ltera
dari Excalibur keluarga dan sebagainya.

 

[Laplace]

dijelaskan dengan baik di IBM * * 's situs web.lter @ @ 's sangat tidak tepat untuk Soc.

Salam,
Laplace

 

[cmoscircuit]

CA (chip articture) / floorplan ------> dc / blok tingkat synthsis ------> Apollo / penempatan pertama ------> pc / phsisical mengoptimalkan -------> Apollo atau Saturn / post tempat memilih -------> Apollo/CTS-----> PC / post tempat memilih -------> Apollo/route----> DRCLVS
Anda dapat menggunakan plantpl also.I berpikir itis sehingga sulit untuk mengontrol jam skew.it Mei 0.5ns terkadang.

Soc mthodology isnot yang matang

 

[cmoscircuit]

CA (chip articture) / floorplan ------> dc / blok tingkat synthsis ------> Apollo / penempatan pertama ------> pc / phsisical mengoptimalkan -------> Apollo atau Saturn / post tempat memilih -------> Apollo/CTS-----> PC / post tempat memilih -------> Apollo/route----> DRCLVS
Anda dapat menggunakan plantpl also.I berpikir itis sehingga sulit untuk mengontrol jam skew.it Mei 0.5ns terkadang.

Soc mthodology isnot yang matang

 

[SeanC]

Hai,
Apakah Anda prihatin tentang RF / Analog inti dalam desain Soc arus jika anda melakukan sistem nirkabel?EDA yang dapat melakukannya dengan baik?

Terima kasih

SeanC

 

[okguy]

Dicampur dalam sinyal, yang paling sulit adalah antarmuka.
It requiers banyak tinjauan.
Pada akhirnya, ada banyak solusi untuk memeriksa, namun tidak ada yang sempurna:
- Verilog-A
- Hsim atau equiv.
- Smash

Untuk tata letak ...seperti biasa ...Cadence.

OkGuy?