skematik generasi dari program Verilog

[estradasphere]

hai,

i wanna mengimplementasikan berikut Verilog memang sangat sederhana program dengan gerbang logika sederhana (dan, atau dll).jumlah gerbang logika harus sesedikit mungkin.alat perangkat lunak mana yang akan cukup untuk digunakan?silakan memberikan nasihat secepat mungkin, karena ini mendesak.thanks in advance ...

modul decoder
(output reg [6:0] leds, input [1:0] swts);

selalu @ (*)
kasus (swts)
2'b00: leds = 7'b1110100;
2'b01: leds = 7'b0001111;
2'b10: leds = 7'b1110001;
2'b11: leds = 7'b1110111;
endcase
endmodule

 

[neo_chip]

Anda dapat melakukannya dengan alat sintesis logika

 

[SkyHigh]

Anda dapat menggunakan Leonardo Spectrum atau Synopsys atau Synplify untuk graphicalise modul Verilog Anda ke dalam sel-sel logika / blok dll

 

[mpatel]

estradasphere wrote:

hai,i wanna mengimplementasikan berikut Verilog memang sangat sederhana program dengan gerbang logika sederhana (dan, atau dll).
jumlah gerbang logika harus sesedikit mungkin.
alat perangkat lunak mana yang akan cukup untuk digunakan?
silakan memberikan nasihat secepat mungkin, karena ini mendesak.
thanks in advance ...modul decoder

(output reg [6:0] leds, input [1:0] swts);selalu @ (*)

kasus (swts)

2'b00: leds = 7'b1110100;

2'b01: leds = 7'b0001111;

2'b10: leds = 7'b1110001;

2'b11: leds = 7'b1110111;

endcase

endmodule