Sistem C & sistem Verilog

M

mssajwan

Guest
untuk sistem pembelajaran Verilog
1.http://www.veritools.com/industry_solutions/overview.html
2.http://www.doulos.com/knowhow/sysverilog/tutorial/
untuk sistem pembelajaran C
1.http://www.forteds.com/systemc/index.asp

 
http://www.asic-world.com/systemverilog/index.html

juga merupakan tempat yang baik

 
apa perbedaan antara SystemC dan System Verilog?terima kasih

 
Hai,
sistem C dan Sistem Verilog keduanya modellinbg tingkat sistem bahasa.
menyatakan banyak differnce sulit karena akan bervariasi.
keduanya terutama digunakan untuk verifikasi di tingkat SOC.
Sistem C yang baik dalam komputasi pemodelan model, sistem sementara Verilog terletak dekat dengan Verilog (sistem Verilog adalah superset dari Verilog)

keduanya memiliki C fatures.
sekarang yang upto pengguna untuk memanfaatkannya

 
SystemC fledged penuh OOP Bahasa sementara SysteVerilog tidak.SystemVerilog RTL baik untuk desain dan pemodelan.SystemC adalah baik untuk perangkat lunak harwdware-co-simulasi

 
Saya seorang pemula di SystemVerilog, bisa anda rekomendasikan saya 1 atau 2 buku berguna untuk belajar itu?

Saya memiliki desain Keras VHDL pengalaman dan pengetahuan, ingin memulai untuk mempelajari lebih lanjut tentang Verilog HDL.

 
systemverilog untuk verifikasi oleh chris tombak dan IEEE manual (ini tersedia di edaboard) adalah bahan baik beginers

 
keduanya baik ...
tapi tampak seperti SV adalah untuk verifikasi dan SC adalah untuk model sistem ...
Pertanyaan saya adalah: Dapatkah saya simulasi model oleh SC saya di tes SV env?

 
siapa bisa menyarankan situs web yang baik, dengan kode contoh yang baik, untuk perdana C pada tingkat sistem simulasi?

 
As per systemC pengetahuan saya adalah bahasa dengan hanya model .. itu tidak akan banding apa pun yang dapat direalisasikan sebagai hardware ... Sedangkan Sistem Verilog adalah untuk kedua hardware realisasi dan verifikasi fungsional itu.

 

Welcome to EDABoard.com

Sponsor

Back
Top