Sinyal oversampling jitter sangat rendah di FPGA Spartan

[Aoxomox]

Halo,

Saya punya pertanyaan mengenai metode untuk sampel sinyal digital dalam FPGA Spartan-3 dengan jitter sangat rendah.Input sinyal eksternal ke FPGA tidak disinkronkan dengan sinyal clock FPGA.Saya ingin menerapkan counter sinkron (retriggerable monoflop) yang dapat dipicu oleh meningkatnya tepi sinyal sampel.Absolut penundaan antara tepi terbit sinyal input dan awal counter saya tidak kritis.TAPI naik opelet dari sinyal output yang berhubungan dengan sinyal-sinyal input harus kurang dari 1ns.Sampling frequency maksimum adalah sekitar 250MHz, sehingga periode 4ns.

Ide saya adalah bahwa saya bisa menggunakan DCM (manajemen jam digital) dengan mengatakan 250MHz masukan jam untuk menghasilkan sinyal 4 jam dengan pergeseran fasa dari 0, 90, 180 & 270 derajat untuk input jam.Jadi saya akan memiliki empat meningkat tepi 1ns didistribusikan dengan pergeseran fasa.Lalu aku akan melaksanakan 4 counter masing-masing berjalan pada salah satu dari empat jam yang dihasilkan.Sinyal yang memungkinkan untuk counter adalah sinyal untuk sampel.

Apakah ada yang mempunyai ide, komentar atau mungkin sebuah Appnote?

Thanks for your help,

Aoxomox

 

[echo47]

Yang tampaknya seperti banyak counter.Apakah Anda mencoba untuk mengukur waktu yang terjadi kelebihan untuk 1ns resolusi?Catatan app ini menggambarkan 8X oversampling dalam perangkat Virtex.Mungkin ini akan memberi Anda beberapa gagasan, atau mungkin Anda dapat disesuaikan dengan Spartan-3.
http://www.xilinx.com/bvdocs/appnotes/xapp861.pdf

Saya pernah mengatur panjang rantai membawa sebagai delay line, dan mengunci keran yang mendaftar di 200 MHz.Yang memberi saya sekitar 7 gigasamples / detik di sebuah Spartan-3.Berikut ini adalah catatan app yang tampak samar-samar serupa:
http://www.xilinx.com/bvdocs/appnotes/xapp671.pdf

Anda mungkin menemukan beberapa teknik lain dalam koleksi ini app catatan:
http://www.xilinx.com/xlnx/xweb/xil_publications_display.jsp?category=-1209878

 

[Aoxomox]

Echo47 ide yang sangat bagus,

i dapat menggunakan input asinkron delay line seperti yang dijelaskan dalam Appnote 671 dengan hanya satu sinyal clock.Sebuah sinyal awal akan memicu meja dan tempat i asynchronous serupa delay line pada output dari counter saya untuk menyesuaikan output penundaan diukur tepat dengan masukan penundaan.Kemudian delay propagasi akan konstan dalam rangefar lebih baik daripada yang diperlukan 1ns.

Apa yang saya butuhkan kemudian adalah untuk membuat diriku akrab dengan kendala waktu WebPack ...Terima kasih,
Aoxomox