sinyal clock menjadi pilih dari mux

D

dll_fpga

Guest
apa masalah jika sinyal clock digunakan sebagai sinyal pilih dari mux? adalah mereka masalah dengan pendekatan ini
 
Sangat sederhana. Tidak ada masalah dalam menggunakan sinyal clock sebagai masukan pilih untuk multiplexer. Operasi mux tergantung pada nilai jam pada saat itu waktu. Hal ini juga dikenal sebagai Time Division Multiplexing. (TDM) misalnya: Pertimbangkan Mux 2to1. Ketika sinyal clock (Pilih S) adalah '0 'yang input pertama (a) keluar dari MUX dan ketika ia pergi ke '1' masukan kedua (b) keluar dari MUX. Anda dapat memiliki pembagian waktu yang Anda inginkan yaitu memiliki clock input '0 'untuk t1 detik dan '1' untuk t2 detik. t1 dan t2 dapat menjadi keinginan Anda. Semua yang terbaik.
 
im takut bahwa linting alat dan sintesis alat mengeluh tentang ini ... tht dapat diabaikan? [QUOTE = Prashanth.vinnakota, 1103486] Sangat sederhana. Tidak ada masalah dalam menggunakan sinyal clock sebagai masukan pilih untuk multiplexer. Operasi mux tergantung pada nilai jam pada saat itu waktu. Hal ini juga dikenal sebagai Time Division Multiplexing. (TDM) misalnya: Pertimbangkan Mux 2to1. Ketika sinyal clock (Pilih S) adalah '0 'yang input pertama (a) keluar dari MUX dan ketika ia pergi ke '1' masukan kedua (b) keluar dari MUX. Anda dapat memiliki pembagian waktu yang Anda inginkan yaitu memiliki clock input '0 'untuk t1 detik dan '1' untuk t2 detik. t1 dan t2 dapat menjadi keinginan Anda. Semua yang terbaik [/QUOTE].
 
Aku tidak tahu tentang orang-keluhan oleh alat tersebut. Tapi itu tidak salah dalam melakukan desain tersebut. Bahkan salah satu yang ada.
 
Hi, ada pasti akan menjadi masalah, jika Anda menggunakan sinyal terus beralih sebagai pilih. Anda perlu memiliki cek jam gating dilakukan pada titik-titik ini, dan jika Anda mendapatkan pelanggaran maka Anda perlu untuk memperbaikinya sebelum melanjutkan. Cek jam gating dapat diabaikan hanya dalam kasus ketika sinyal pilih dari mux adalah statis selama operasi, yang lain akan ada kliping berlebihan dari sinyal. Apakah peringatan yang berkaitan dengan ini atau someting lain? Tolong jangan dilanjutkan pada konsep theretical saja, harus melalui semua peringatan dan kesalahan ... terima kasih, Shobhit
 
hi shobit, sinyal clock digunakan sebagai pilih dari mux untuk memilih 2 sinyal input data ke mux .. ketika itu adalah 0 ... masukan 1 dipilih ... ketika itu adalah 1 masukan 0 dipilih jika input dari mux adalah jam bukan data ... jam gating cek harus dilakukan sebagai kata u ... tetapi dalam kasus saya sinyal clock digunakan untuk memilih input data ... Jadi apakah perlu untuk memperbaiki pelanggaran jam gating tersebut? Ini Jam pilih selalu Toggling ... tolong jelaskan ... [QUOTE = shobhit, 1103650] Hi, ada pasti akan menjadi masalah, jika Anda menggunakan sinyal terus beralih sebagai pilih. Anda perlu memiliki cek jam gating dilakukan pada titik-titik ini, dan jika Anda mendapatkan pelanggaran maka Anda perlu untuk memperbaikinya sebelum melanjutkan. Cek jam gating dapat diabaikan hanya dalam kasus ketika sinyal pilih dari mux adalah statis selama operasi, yang lain akan ada kliping berlebihan dari sinyal. Apakah peringatan yang berkaitan dengan ini atau someting lain? Tolong jangan dilanjutkan pada konsep theretical saja, harus melalui semua peringatan dan kesalahan ... terima kasih, Shobhit [/QUOTE]
 
hi shobit, desain ini masih dalam tahap arsitektur ... kita perlu untuk benar-benar menjelaskan semua possiblities menjadi pertimbangan .. thswhy ...... Jelaskan masalah yang u telah berpengalaman serta solusi untuk mengatasi sama ...
--- Diperbarui --- [/COLOR] rahter dari jam gating .... u telah melihat adanya masalah dengan pendekatan ini ...
--- Diperbarui --- [/COLOR] daripada jam gating telah u mengalami masalah lain dengan pendekatan ini?. .? [QUOTE = shobhit, 1103659] Dapatkah Anda memposting peringatan yang tepat
Click to expand...
?
Click to expand...
 
dalam kasus saya sinyal clock digunakan untuk memilih input data ... Jadi apakah perlu untuk memperbaiki pelanggaran jam gating tersebut?
Click to expand...
Pertanyaan tidak dapat dijawab tanpa mempertimbangkan tujuan dari sinyal output mux. Alih-alih meningkatkan pertanyaan umum, Anda harus menganalisis waktu desain Anda. secara rinci. Sebuah mux didorong oleh jam dapat misalnya ditemukan dalam output buffer DDR, tapi itu sedikit digunakan untuk logika internal, saya pikir.
 
--- Diperbarui --- [/COLOR] [QUOTE = dll_fpga, 1103656] hi shobit, sinyal clock digunakan sebagai pilih dari mux untuk memilih 2 sinyal input data ke mux .. ketika itu adalah 0 ... masukan 1 dipilih ... ketika itu adalah 1 masukan 0 dipilih jika input dari mux adalah jam bukan data ... jam gating cek harus dilakukan sebagai kata u ... tetapi dalam kasus saya sinyal clock digunakan untuk memilih input data ... Jadi apakah perlu untuk memperbaiki pelanggaran jam gating tersebut? Ini Jam pilih selalu Toggling ... tolong jelaskan ...
Click to expand...
Hi dll, pertanyaan Anda pada desain sudah dijawab. Mohon mengutip kesalahan yang dilaporkan secara rinci.
 
Anda mungkin mengalami masalah jika CLK muncul di jalur kombinatorial untuk register yang clock off CLK atau versi berasal. Dalam kasus tersebut, input ke FF akan berubah dekat waktu yang sama sebagai sinyal clock FF.
 
Anda mungkin mengalami masalah jika CLK muncul di jalur kombinatorial untuk register yang clock off CLK atau versi berasal. Dalam kasus tersebut, input ke FF akan berubah dekat waktu yang sama sebagai sinyal clock FF
Click to expand...
Ya, tapi skenario ini tampaknya tidak melayani tujuan yang wajar..
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top