Sintesis HDL ke Apa

[davyzhu]

Hello all,

I am an Verilog / VHDL newbie, ketika saya menulis ini, saya tidak bisa gambar rangkaian digital akan apa yang akan disintesis HDL, dapat Anda recommand beberapa ref di atasnya?

BTW, saya menggunakan FPGA untuk test, dan aku telah ISE dan Synplicity.

Salam,

Davy Zhu

 

[Jitendra]

Hai,
Pendekatan yang lebih baik untuk merancang setiap ckt adalah untuk merancang perangkat keras di atas kertas terlebih dahulu dan kemudian menulis kode sesuai dengan desain kertas.
Metode ini akan membantu Anda untuk memvisualisasikan hardware yang akan dihasilkan setelah sintesis dari kode yang sudah dikembangkan.
Untuk buku, saya akan mencari dan membiarkan Anda tahu.

 

[craftfox]

Anda dapat membaca buku yang sangat berguna bernama "Verilog HDL Synthesis Practica Primer".it is free download di forum ini.

 

[Cawan]

HDL berdiri untuk bahasa deskripsi perangkat keras yang dapat disintesis ke tingkat transfer register (RTL) desain.Ada cukup banyak alat sintesis pihak ketiga yang tersedia di pasar: symplicity, leonardo spektrum, presisi, ...Lagi pula, Anda dapat menggunakan ise untuk melakukan sintesis juga.jangan lupa untuk menginstal paket layanan terbaru perhitungan waktu terbaik dan optimasi.mengenai ke buku, saya merekomendasikan "hdl desain chip" oleh smith douglas.

 

[menunda]

Halo,

Cara terbaik untuk mengalami bagaimana mengubah gaya HDL RTL tertentu disintesis adalah dokumen rangkaian dari produsen chip tentang Coding HDL seluler.Kebanyakan FPGA OEM's menerbitkan dokumen semacam ini untuk pengkodean umum pedoman serta pedoman khusus misalnya negara melakukan mesin.Pedoman ini dapat digunakan sebagai referensi umum sebagai praktek desain yang baik tetapi mereka juga telah dikuburkan informasi mengenai pemrograman spesifik arsitektur untuk desain yang optimal.

Sepanjang baris yang sama, alat EDA desainer juga menerbitkan dokumen yang jembatan antara gaya pengkodean HDL dan menghasilkan sintesis untuk arsitektur perangkat tertentu.

Pada akhirnya, pendekatan terbaik adalah menulis modul kecil dan melihat bagaimana RTL datang.Semakin Anda alami dengan melakukan latihan lebih kerja Anda akan mengembangkan pengetahuan tentang synthesizer.Sebagai hasilnya Anda akan mengembangkan pemahaman apa yang akan menjadi akhir untuk skema potongan kode tertentu dan kemudian Anda akan menjadi seorang programmer dan akan jarang melihat RTL.

Ini adalah inti yaitu HDL, Anda ingin pergi dari rangkaian IC integrasi dan blok bangunan.Itu berarti Anda menulis perilaku desain menggunakan Hardware Description Language yang dapat dicapai dengan sejumlah cara menggunakan primitif.

 

[spriteice]

Hi saya juga seorang pemula untuk FPGA

sejauh ini saya telah menggunakan XST dan Synplify sebagai synthesizer.

Dalam Synplify, Anda bisa lihat di "RTL View" yang memvisualisasikan desain Anda.Lebih baik coba ini dengan desain kecil.

 

[claint]

Anda dapat membaca beberapa books.You harus memiliki beberapa ide tentang rangkaian memuaskan spec Anda sebelum koding.Jadi beberapa circiuts mendasar dan terkait kode HDL seharusnya diketahui.

 

[kasra1357]

Hai,
Seperti yang saya lihat, Anda ingin bekerja dengan Xilinx FPGAs.
Ada banyak panduan di situs Xilinx (dan juga di direktori ISE) bahwa kode HDL reperesent yang lebih baik converterted (buatan) untuk ditunjuk logika arsitektur.
Juga setiap synthesizer seperti synplify atau leonardo atau FPGA mengungkapkan datang dengan PDF yang menjelaskan struktur yang lebih baik untuk logika sirkuit disintesis.

Kasra

 

[power-twq]

Anda dapat mencoba mensintesis kode Anda ke sirkuit rinci,

jika Anda tidak dapat melakukannya, mungkin Anda harus meninjau kembali beberapa dasar

desain digital buku-buku untuk menyegarkan ingatan Anda.

salam
davyzhu wrote:

Hello all,I am an Verilog / VHDL newbie, ketika saya menulis ini, saya tidak bisa gambar rangkaian digital akan apa yang akan disintesis HDL, dapat Anda recommand beberapa ref di atasnya?BTW, saya menggunakan FPGA untuk test, dan aku telah ISE dan Synplicity.Salam,Davy Zhu

 

[freeinthewind]

HDL disintesis ke gerbang netlist.u dapat melihat arsitektur rangkaian setelah sintesis menggunakan alat penampil skematik dalam sintesis alat.

 

[nittinsharma80]

Membaca buku synthsis dasar.
Cobalah untuk memahami contoh kode rtl dasar blok digital seperti Flops, kait, Muxes dan mencoba untuk membayangkan implikasi dari setiap pernyataan di sintesis.
Cobalah untuk mendapatkan perbedaan dalam garis rtl dan membandingkan contoh logika disintesis dan lihat apakah Anda dapat memahami mengapa hal ini terjadi.

 

[umairned]

Anda dapat membaca buku yang sangat berguna bernama "Verilog HDL Synthesis Practica Primer".

 

[visualart]

Sangat cocok bahwa "synthysis lanjutan teknologi" atau Anda dapat membaca manual DcUltra, Hanya Ini adalah kerja keras yang besar.

 

[power-twq]

Anda harus mempelajari beberapa dasar pengetahuan digital

sebelum mempelajari hdl Verilog.

salam
davyzhu wrote:

Hello all,I am an Verilog / VHDL newbie, ketika saya menulis ini, saya tidak bisa gambar rangkaian digital akan apa yang akan disintesis HDL, dapat Anda recommand beberapa ref di atasnya?BTW, saya menggunakan FPGA untuk test, dan aku telah ISE dan Synplicity.Salam,Davy Zhu

 

[wolfheart_2001]

"VHDL for programmable logic" oleh penulis "kevin skahil" adalah buku yang sangat bagus

yang berisi baik ur disscussion dari pertanyaan.semoga beruntung.