Sintaks Error ketika menggunakan hantu untuk simulasi Verilog-Sebuah file

J

Julian18

Guest
Hi, ada
Saya sangat baru Verilog-A lapangan, sehingga menanggung pertanyaan sederhana ini.Saya runing Ken sampel dan terus contoh dan mendapatkan error seperti di bawah ini:
Quote:Kesalahan ditemukan oleh momok selama AHDL baca-in.

"sh.va", baris 5: "'<<--? include "discipline.h" "

"sh.va", baris 5: Error: syntax error

"sh.va", baris 11: "listrik Nin ,<<--? Pin, Pout, Nout;"

"sh.va", line 11: Error: syntax error
 

Welcome to EDABoard.com

Sponsor

Back
Top