Setiap orang membantu saya tentang SoC Encounter

[univer_solar]

Hi all,
Saya menggunakan alat PKS irama proyek mensintesis memiliki modul atas.It's OK dan menghasilkan netlist.v.Tapi ketika saya menggunakan Encounter SoC untuk membaca file netlist ini tidak muncul dengan ukuran mati umum.Saya tidak dapat menentukan floorplaning untuk itu.Ini memberikan pesan kesalahan.Pls help me.
Terima kasih

 

[guzhal]

Tapi ketika saya menggunakan Encounter SoC untuk membaca file netlist ini tidak muncul dengan ukuran mati sebagai umum

i am tidak mampu memahami apa yang "mati ukuran pada umumnya berarti" ..
Anda dapat menjelaskan dengan tepat apa yang kesalahan yang menunjukkan ...

 

[Varun]

cek dengan AE's of SoC pertemuan, mengacu kepada beberapa universitas tutorial pada pertemuan SoC, ASIC oleh smith Sebatian akan membantu

 

[vlsi_whiz]

Ketika Anda disintesis netlist Anda, apakah target u desain ke perpustakaan teknologi ASIC seperti TSMC 90nm atau 180nm?Anda juga bisa posting tepat pesan kesalahan yang Anda terima dari SoC?

Umumnya, setelah sintesis menggunakan BuildGates atau PKS, kami menulis netlist baru sebagai file Verilog.Netlist ini diimpor ke SoC dengan menentukan sel std perpustakaan, waktu perpustakaan, dan info lainnya.Ketika impor dilakukan, jendela SoC akan menampilkan blok, yaitu kawasan inti sendirian bersama dengan desain sebagai satu set blok (hal ini tergantung pada desain Anda hirarki)..Sekarang kita mendefinisikan ukuran inti, inti untuk IO jarak, dll

Saya sarankan anda pergi melalui tutorial di website ini:

http://www.csee.umbc.edu/ ~ reza2/courses/418/Tutorials/Lab2.php.html