Sebuah pertanyaan tentang sintesis

[horzonbluz]

Hi, teman-teman.
Aku digital Sirkuit terpadu designer.I memiliki pertanyaan tentang waktu dalam sintesis.
Aku sintesis sebuah rangkaian digital dan menemukan masalah di sirkuit.
Aku tidak memperlakukan sinyal tes sebagai sinyal yang ideal, dalam kata lain memperlakukan TEST_SE dan jaring sebagai ideal TEST_MODE bersih, dan memiliki kemampuan mengemudi tak terhingga di masa lalu.Sekarang P & R insinyur ingin aku untuk menangani mereka sebagai jaring yang ideal seperti jam atau mengatur ulang sinyal.Tetapi ada beberapa jalan dalam desain saya memiliki waktu pelanggaran ketika saya menetapkan contraints baru di tes sinyal.Pelanggaran waktu ini tidak dapat diperbaiki.
Mengapa ini terjadi?Aku menetapkan contraints baru di tes sinyal dan contraints ini hanya mencegah buffer memasukkan dalam TEST_SE dan TEST_MODE jaring.Mengapa hal ini dapat menyebabkan waktu pelanggaran.

 

[gerade]

Anda mengkompilasi ulang itu?dari kompilasi dan kemudian DFT kompilasi

Anda menggunakan keduanya set_dont_touch_network
dan set_ideal_network?

menunjukkan kepada kita apa yang Anda lakukan dan kendala

 

[AlexWan]

horzonbluz wrote:

Aku menetapkan contraints baru di tes sinyal dan contraints ini hanya mencegah buffer memasukkan dalam TEST_SE dan TEST_MODE jaring.
Mengapa hal ini dapat menyebabkan waktu pelanggaran.

 

[horzonbluz]

Aku tidak baik menetapkan jaring yang ideal dan tidak menyentuh kendala jaringan pada tes sinyal, dan lebih saya menggunakan UNIX DC2003.06 Vesion untuk sintesis desain saya.Ketika saya menambahkan contraints baru, i resynthesis desain saya.Ini adalah kendala yang i ditambahkan untuk tes sinyal:
set_false_path-dari TEST_SE;
set_false_path-dari TEST_MODE;

set_drive 0 TEST_MODE;
set_drive 0 TEST_SE;

set_dont_touch_network TEST_SE;
set_dont_touch_network TEST_MODE;

hookup_testports-verbose;

 

[gerade]

1.I kira ini 2 harus menghapus
set_false_path-dari TEST_SE;
set_false_path-dari TEST_MODE;

2.and pilih salah satu buf terkecil di lib Anda daripada menggunakan 0 untuk drive

3.jika Anda tidak memiliki test_mode tinggi fanout
menghapus set_dont_touch_network TEST_MODE;

dan coba lagi kemudian memberitahu kami hasil Anda

 

[horzonbluz]

Hi, gerade.
I don't think saran Anda benar.
1.set path palsu dapat mengurangi bidang desain saya.
2.Karena test sinyal pelabuhan perlu drive beban yang sangat tinggi dalam chip, i need set kemampuan mengemudi nol untuk mereka.
3.If i tidak menetapkan jangan sentuh TEST_MODE kendala jaringan, perangkat DC akan memasukkan buffer di TEST_MODE bersih bersih TEST_MODE meskipun mungkin belum beban tinggi.

 

[gerade]

Jalan 1.about palsu, jika satu jalur jalan yang tidak salah, Anda tidak boleh mengaturnya
memastikan bahwa jika mereka benar-benar palsu jalan dengan perancang.contraints harus konsisten dengan desain Anda's fuction

2.jika Anda mengatur jaringan yang ideal dan jangan sentuh untuk scan_mode itu tidak akan menghasilkan buffer.jadi tidak masalah mana sel yang Anda pilih.maaf ini

3.you benar, ketika test_mode telah tinggi fanout

Kasus 4.one saya lupa untuk bertanya,
test_mode Anda gunakan untuk memilih jam test_clk dan fungsional dalam desain Anda
jika demikian, gunakan
"set_case_analysis test_mode 0"

dalam file kendala Anda

salam

 

[horzonbluz]

Hi, gerade.Temanku.
Saran 2rd Anda mungkin benar.
Tapi nasihat keempat mungkin tidak benar.Analisis kasus yang menetapkan batasan yang digunakan di PT, dapat Anda yakin dapat digunakan di DC?Tentu saja Test_mode digunakan untuk memilih dan fungsional test_clk jam.

 

[sandusty]

1.Set net yang ideal dalam sintesis
2.Jalankan pra-sim dengan keterlambatan ieadl bersih (dengan tingkat gerbang disintesis ckt)
3.Pass bawah kendala Anda (pada orang-orang pengujian sinyal) ke P & R Engr.pengujian daripada sinyal akan diambil peduli pada alat
4.Jalankan STA, dengan SDF, di P & R menghasilkan ckt
5.Jalankan pasca-sim pada tingkat gerbang dengan SDF dan ckt bersih yang dihasilkan oleh eack-end

The kendala untuk P & R harus berbeda dari pada mereka sintesis jaring ...sebaliknya, alat back-end tidak akan pernah tahu persyaratan waktu Anda ....

 

[gerade]

maaf untuk lambat reply,

i am sangat yakin tentang hal itu, sebenarnya kita gunakan untuk syntheiss ini.reason is that, DC only does kind of rough synthesis for our design.

yang akan disempurnakan lebih lanjut dalam P & R tool.
set_case_analysis test_mode 0 adalah untuk meminta DC hanya untuk berkonsentrasi pada fungsi normal dan meninggalkan test mode untuk P & R tool.seperti kasus ini tidak begitu penting, dapat ditangani dengan mudah dalam P & R tool.
to check if P&R result meet the timing requirement.

di pt set_case_analysis akan Anda gunakan untuk kedua kasus
untuk memeriksa apakah P & R hasil memenuhi persyaratan waktu.

salam

 

[horzonbluz]

Hi, teman saya gerade.Aku tidak pernah menggunakan set_case_analysis di DC dan tidak pernah melihat manual menyebutkan ini.
Dapatkah kau memberiku beberapa data tentang penggunaan set_case_analysis di DC?

<img src="http://www.edaboard.com/images/smiles/icon_surprised.gif" alt="Surprised" border="0" />

 

[gerade]

just run man set_case_analysis in dc_shell

 

[horzonbluz]

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />Hi, gerade.
Aku telah menetapkan contrtaints baru di tes sinyal dan resysthesis desain saya.
Hasilnya adalah satified.Waktu pelanggaran dan daerah semua redued.
Saya pikir lebih baik daripada set_case_analysis untuk memberitahu DC set_false_path alat tes hadling sinyal.

 

[bendrift]

bisa ada yang bilang padaku bagaimana bertindak atas set_case_analysis analisis waktu?
saya melihat bahwa beberapa artikel mengatakan bahwa penggunaan cann't dc set_case_analysis, apakah tepat?

 

[no_mad]

Hi bendrift,

The ans untuk pertanyaan Anda adalah konstan set_case_analysis menjalar ke depan melalui netlist dan secara otomatis sesuai waktu Menonaktifkan busur berdasarkan logika konstan.Juga, tidak menghapus logika

Jawaban ini aku melihatnya di solvnet oleh Synopsys.

Hope it helps

 

[haosg]

Anda harus set_case_analysis 0 TEST_MODE di STA fungsional,
dan set_case_analysis 1 test mode TEST_MODE di STA.

 

[cnspy]

horzonbluz wrote:

Hi, gerade.

I don't think saran Anda benar.

1.
set path palsu dapat mengurangi bidang desain saya.

2.
Karena test sinyal pelabuhan perlu drive beban yang sangat tinggi dalam chip, i need set kemampuan mengemudi nol untuk mereka.

3.
If i tidak menetapkan jangan sentuh TEST_MODE kendala jaringan, perangkat DC akan memasukkan buffer di TEST_MODE bersih bersih TEST_MODE meskipun mungkin belum beban tinggi.