Sebuah pertanyaan tentang pipa!

J

jfzhan

Guest
Dear all,
Saya punya pertanyaan mengenai desain pipa.Seperti kita ketahui, pipa untuk mempercepat rangkaian.Jika keterlambatan kombinasi antara dua register circiut tidak dapat memuaskan dengan siklus jam lebar.Yang compination akan dibagi dan mendaftar akan disisipkan.
Sekarang saya bertanya-tanya, apakah ada algoritma seperti A B C D E F G H,
Aku dapat desain seperti ini,
empat register untuk menyimpan T1 = A B, T2 = C D, T3 = E F dan T4 = G H.
dan dua register untuk T11 = T1 T2, T12 = T3 T4,
dan seterusnya.

Metode lain adalah bahwa saya melakukan kombinasi sirkuit A B C D E F G H langsung.

Pertanyaan saya adalah,

BAGAIMANA dapat saya ketahui, metode mana yang digunakan berdasarkan frekuensi jam?

misalnya
Mungkin ada beberapa aturan, bahwa jika jam frekuensi di bawah 30MHz, Anda dapat menggunakan kedua.Jika tidak, anda perlu conside yang pertama?

 
, Pada dasarnya anda mulai wihtout saluran pipa untuk secara bertahap memperkenalkan tahap pipa kecepatan di mana terdapat hambatan.Tapi yang baik untuk memiliki tahap antara berbagai alogorithms terlepas dari persyaratan kecepatan Anda kecuali jika Anda ingin menghindari latency.

 
used based the clock frequency"?

Apa yang Anda maksud dengan "IS
metode mana yang digunakan berdasarkan frekuensi jam"?
yang Anda maksud "metode mana yang harus digunakan saat menulis rtl", atau Anda berarti "metode mana yang alat sintesis akan digunakan untuk menghasilkan netlist"??

 
Hi jfzhan,

Semakin tinggi frekuensi semakin register Anda perlu menggunakan.
Ketika saya menulis 100Hz RTL untuk register beteween saya menggunakan tiga atau empat tahap.Jadi, dalam contoh, Anda dapat melakukan kombinasi sirkuit A B C D E F G H langsung dan mendaftarkan keluaran sebelum digunakan.
Untuk register 150Hz saya gunakan antara dua atau tiga tahap tergantung kompleksitas rangkaian.Dalam contoh, Anda dapat melakukan kombinasi sirkuit A B C D dan mendaftar output T1, maka E F G H dan mendaftar output T2 dan T1 T2 dapat terdaftar atau terdaftar tergantung pada logika yang akan digunakan kemudian.

 
Tergantung pada Frekuensi Max ur persyaratan & sumber daya u mau memberi untuk.
Untuk A B C D E F G H = 7 penambah, Max Frek = 1/Taddr, Latency = 7.
Saya berasumsi u hv Registers setelah penambah.
Jika u ingin melakukannya, sama seperti u berkata:
empat register untuk menyimpan T1 = A B, T2 = C D, T3 = E F dan T4 = G H.
dan dua register untuk T11 = T1 T2, T12 = T3 T4,
Kemudian T1, T2, T3, T4 dapat paralel, sehingga dapat T11 & T12
7 menggunakan penambah, Max Frek akan sama tapi Latency turun menjadi 3.
Sekarang u bisa memutuskan urself.What i mean katakan adalah tidak ada aturan seperti itu, tapi satu dapat sendiri meletakkan aturan untuk arsitek desain sesuai dengan persyaratan sistem.

 
Thanks setiap satu untuk jawaban yang bagus!

Tujuan yang terutama adalah bahwa jika saya terlalu banyak menggunakan pipa di RTL desain, menghitung Pintu gerbang akan lebih besar daripada tidak ada pipa.

Thanks!

 
alat dapat memutuskan apakah akan menggunakan pipa.Bagaimana Anda menggambarkan rangkaian.menerapkan alat-alat acrodingliy.

 
Alur kerja saya adalah,

1 menentukan algoritma
2 memutuskan architecure dan memutuskan pipa
3 menulis RTL
4 sintesis
5 jika penundaan tidak dapat satisified, redesign.

Aku tidak tahu mana alat dapat membantu untuk menentukan jalur pipa?

 
ya, itu terserah Anda untuk memutuskan jalur pipa!
Alat mungkin akan membantu, tapi Anda tidak bisa mengandalkan itu.

 
Hai,

Saya pikir pada awalnya Anda harus tahu tentang kompleksitas algoritma.Jika semua algoritma sederhana Anda tidak perlu pipleline.Anda harus mengoptimalkan algoritma dan menemukan total tahap-tahap logika algoritma Anda butuhkan, maka berdasarkan clock frekuensi dan proses, Anda dapat menemukan berapa banyak jam periode yang Anda perlukan untuk menyelesaikan algoritma, dan kemudian Anda dapat menggunakan teknik-teknik pipleline.

 
seperti untuk kasus Anda, cara yang paling cepat adalah
menggunakan dc retiming saat menetapkan tahapan-tahapan

 
ya, jika sistem anda operasi frekuensi rendah,

Anda dapat menggunakan metode kedua.

jika sistem anda operasi frekuensi sangat tinggi,

mungkin, Anda dapat menggunakan metode pertama.

jfzhan wrote:

Dear all,

Saya punya pertanyaan mengenai desain pipa.
Seperti kita ketahui, pipa untuk mempercepat rangkaian.
Jika keterlambatan kombinasi antara dua register circiut tidak dapat memuaskan dengan siklus jam lebar.
Yang compination akan dibagi dan mendaftar akan disisipkan.

Sekarang saya bertanya-tanya, apakah ada algoritma seperti A B C D E F G H,

Aku dapat desain seperti ini,

empat register untuk menyimpan T1 = A B, T2 = C D, T3 = E F dan T4 = G H.

dan dua register untuk T11 = T1 T2, T12 = T3 T4,

dan seterusnya.Metode lain adalah bahwa saya melakukan kombinasi sirkuit A B C D E F G H langsung.Pertanyaan saya adalah,BAGAIMANA dapat saya ketahui, metode mana yang digunakan berdasarkan frekuensi jam?misalnya

Mungkin ada beberapa aturan, bahwa jika jam frekuensi di bawah 30MHz, Anda dapat menggunakan kedua.
Jika tidak, anda perlu conside yang pertama?
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top